【A DLTS study on Deep Trench Processing induced Trap States in Silicon Photodiodes】
概括
本研究通过深能级瞬态光谱（DLTS）技术对硅光电二极管中的深沟槽（DT）侧壁诱导的陷阱态进行了详细分析。研究发现，这些陷阱态可能会导致光电二极管的性能下降，特别是在少数载流子复合方面。通过TCAD模拟，研究进一步探讨了这些陷阱态对光电二极管响应性的影响，并提出了可能的解决方案。
研究背景
在集成电路中，深沟槽隔离技术常用于防止相邻光电子设备间的串扰或作为不同功能块之间的分隔。然而，深沟槽加工过程中可能引入的陷阱态会影响光电二极管等少数载流子基光电子设备的性能，尤其是在它们与深沟槽至硅界面的复合过程中。
研究目的
本研究旨在通过DLTS技术分析深沟槽侧壁的缺陷景观，并利用TCAD模拟来研究这些缺陷对光电二极管性能的具体影响，以便为改善深沟槽加工工艺和提高光电二极管性能提供理论依据。
实验方法
研究者们制备了专门的测试样品，并在180纳米工艺中加入了深沟槽加工选项。利用DLTS技术对测试结构中的缺陷进行表征，并通过改变脉冲电压来区分能量上离散或连续分布的陷阱态。此外，还采用了拉普拉斯DLTS（LDLTS）分析方法来解决传统DLTS分析在分辨具有相似发射时间常数的陷阱时的限制。
研究结果
DLTS分析揭示了三种缺陷：两个多数载流子缺陷（H1, H2）和一个少数载流子缺陷（E1）。LDLTS分析进一步将H2缺陷分解为两个不同的陷阱（H2,a和H2,b）。通过DLTS提取的缺陷参数，研究者们识别了可能的缺陷起源，例如Pb中心，这是一种位于Si/SiO2界面的硅原子的未配对价电子。
结果解释
研究结果表明，深沟槽加工引入的陷阱态可能会导致光电二极管的非线性响应性。通过TCAD模拟，研究者们展示了这些陷阱态对光电二极管性能的具体影响，并发现通过模拟界面复合过程可以很好地匹配实验结果。
研究的创新点和亮点
- 创新性地应用LDLTS方法，提高了对具有相似发射时间常数陷阱的分辨能力。
- 通过DLTS提取的参数，成功识别了可能的缺陷起源，为缺陷工程提供了新的视角。
- 结合TCAD模拟和实验数据，为理解和改善深沟槽加工引起的界面问题提供了有力的工具。
研究的意义和应用前景
本研究不仅对理解和改善硅基光电子器件中的界面缺陷具有重要意义，而且对于优化深沟槽加工工艺、提高器件性能和可靠性具有实际应用价值。通过揭示陷阱态对光电二极管性能的影响，该研究为未来的器件设计和制造提供了重要的指导，有助于推动高性能光电子器件的发展。
图1：展示了DLTS测试结构的示意图。这些结构由交替的n型和p型阱区域组成，这些区域通过在p型外延层上制造的深沟槽隔离（DTI）分隔。图中还展示了深沟槽的制造工艺，包括浅沟槽隔离（STI）和顶部表面钝化。
图2：显示了在不同温度下测量的电容-电压（CV）特性，以及在2.4V反向偏压下，经过0.1V正向偏压应力后的电容C与时间t的关系。图中的曲线显示了在特定温度下的特征少数载流子和多数载流子捕获。
图3：展示了传统的DLTS图，其中给出了归一化的电容差∆C/C0与温度T的关系。图中标记了三个可见的陷阱：H1、H2和E1。
图4：变脉冲电压的DLTS分析。顶部图显示了在固定率窗下，随着脉冲电压Vp变化的DLTS图。底部图显示了峰值位置的温度偏移∆T与Vp的关系。
图5：展示了在219K下进行的拉普拉斯DLTS提取，同时捕获了少数载流子和多数载流子。顶部图展示了测量的归一化电容与时间的关系，底部图展示了提取的拉普拉斯系数Fs与发射率的关系。
图6：显示了由LDLTS方法提取的发射率的阿伦尼乌斯图。图中检测到了四个陷阱，这些陷阱对应于图3中的H1、H2和E1峰值，并且H2可以被分解为两个陷阱（H2,a和H2,b）。
图7：展示了从密度泛函理论模拟中获得的Si-SiO2界面处局部悬挂键的波函数的等值面（蓝色，实部）。
图8：展示了Si-SiO2界面上的缺陷-载流子相互作用：考虑从导带中的陷阱能级到/从捕获/发射电子的Shockley-Read-Hall（SRH）模型与非辐射多声子（NMP）模型。
图9：展示了TCAD模拟的DLTS图，其中比较了具有SRH和NMP模型发射势垒的瞬态。图中的圆形和三角形标记指示了提取的峰值温度。
图10：展示了TCAD模拟的DLTS瞬态的阿伦尼乌斯图，其中显示了对应于SRH和NMP模型发射势垒的数据集。
图11：显示了由陷阱E1引起的p型半导体中Si到SiO2界面的有效表面复合速度Seff与过剩载流子密度∆n的关系。
图12：展示了DTI终止的岛型光电二极管测试结构的示意图，其中包括嵌在外延层中的n型阱阳极岛。
图13：展示了模拟和测量的光电二极管的响应性R与辐射通量Φ的关系。在模拟中，使用陷阱E1来模拟DTI到Si界面的复合。
