专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns

module sequence_generator(
	input clk,
	input rst_n,
	output reg data
	);

	reg [3:0] cnt ; 
	integer num = 11 ;  

	always @ (posedge clk or negedge rst_n) begin 
		if (!rst_n) begin 
			cnt <= 0 ; 
			data <= 0 ; 
		end 
		else begin 
			data <= (num >> (5 - cnt)) & 1 ; // 注意001011 从高位到低位
			cnt <= cnt == 5 ? 0 : cnt + 1 ; 
		end
	end

endmodule