systemverilog刷题小记

1、systemverilog的队列特性

1.1队列的基础操作

方法	语法	时间复杂度	示例	结果
头部插入	`q.push_front(item)`	O(1)	`q.push_front(5)`	[5, ...]
尾部插入	`q.push_back(item)`	O(1)	`q.push_back(8)`	[..., 8]
头部删除	`q.pop_front()`	O(1)	`x = q.pop_front()`	[...]
尾部删除	`q.pop_back()`	O(1)	`x = q.pop_back()`	[...]
任意插入	`q.insert(index, item)`	O(n)	`q.insert(2, 10)`	在索引2插入
任意删除	`q.delete(index)`	O(n)	`q.delete(1)`	删除索引1

1.2队列的特殊操作

// 队列拼接
int a[$] = {1,2};
int b[$] = {3,4};
a = {a, 5}; // [1,2,5]
b = {a, b}; // [1,2,5,3,4]

// 范围操作
int q[$] = {0,1,2,3,4};
q = q[1:3]; // [1,2,3] 保留索引1到3
q = q[2:$]; // [3] 保留索引2到末尾

// 排序操作
q.sort(); // 升序排序
q.rsort(); // 降序排序
q.shuffle(); // 随机排序

1.3队列的应用场景

1. 数据缓冲器实现

class fifo_buffer;
int buffer[$];
int max_size = 8;

function void push(input int data);
if(buffer.size() < max_size) begin
buffer.push_back(data);
end
endfunction

function int pop();
if(buffer.size() > 0) begin
return buffer.pop_front();
end
return -1; // 错误码
endfunction
endclass
2. 事务处理管道

// 多阶段事务处理
transaction_t pipe_queue[$];

always @(posedge clk) begin
// 阶段1：解码
if(!pipe_queue.size()) begin
pipe_queue.push_back(new_trans);
end

// 阶段2：执行
if(pipe_queue.size() > 0) begin
process(pipe_queue[0]);
pipe_queue = pipe_queue[1:$]; // 移除已处理事务
end
end

1.4专项练习

执行以下操作后，队列a的值是：

int a[$] = {1,2};

initial begin

a.insert(1,3);//（1）

a.push_front(8);//（2）

a = {a,6};//（3）

end

解析：

由（1）得在索引1 处插入3变成{1,3,2}

由（2）得在队列前面插入8变成{8,1,3,2}

由（3）得拼接队列得{8,1,3,2,6}

2、四值逻辑到二值逻辑转换

四值逻辑 → 二值逻辑转换：x/z 转为 0。

例如：bit [3:0] a;
reg [3:0] b=4'b10x0;

assign a = b;

最后a会变成4'b1000。

1. 二值逻辑 vs 四值逻辑

类型	值范围	典型用途	关键字/示例
二值逻辑	`0`, `1`	高性能仿真、测试平台	`bit`, `byte`, `int`
四值逻辑	`0`, `1`, `x`, `z`	RTL 设计、精确建模	`reg`, `logic`, `wire`

关键细节：

logic 是四值类型，可替代 reg 和 wire，但不能用于多驱动（如双向总线）。
bit 是二值类型，默认无符号，仿真速度更快。

2. 有符号 vs 无符号

类型	默认符号性	显式声明	示例
有符号	`integer`, `int`	`logic signed`	`logic signed [3:0] a;`
无符号	`reg`, `bit`	`logic unsigned`	`bit [3:0] b = 4'b1111;`

关键细节：

默认符号性：
- integer、int、shortint、longint 默认有符号。
- reg、logic、bit、byte 默认无符号。
混合运算规则：
- 若操作数中有一个无符号，则结果视为无符号（可能导致意外负值转换）。

adding

System Verilog引进了一些新的数据类型，如下：

双状态数据类型

队列、动态和关联数组

类和结构

联合和合并结构

字符串

枚举类型

class niuniu;
logic[31:0] a, b, c[8];
function new();
a = 3;
foreach (c[i])
c[i] = 1;
endfunction
endclass

A

代码存在问题，function非void却没有返回值

B

c代表一个8bit的数组

C

这个类的定义是正确的

D

都不对