【射频IC学习笔记】4 D类功率放大器PA电路设计/loadpull仿真/输出功率及效率PAE计算

一、功率放大器设计指标及电路结构

1. 设计指标

功率放大器的指标要求如下图所示
采用D类的开关类型功率放大器，理论上开关类型的PA能够做到100%的效率，但实际上会有一些偏差。
像D类功放并不适合高功率射频信号的输出，因为其在射频功率上面的寄生电容在D类功放上没办法吸收进他的匹配网络中去。由于寄生电容的影响，其匹配和效率会有很大程度的降低。但在本项目中由于输出功率相对来说并不算高，那么可以采用这一类型的功放作为设计的结构。

2. 核心电路结构

D类功率放大器的结构如下图所示
采用推挽的开关输出，类似反相器。

LC串联谐振网络

负载是串联谐振（C0和L0）的网络，其谐振频率点就是工作的频率点（2.4GHz），在开关充放电的过冲中，将方波信号产生的电流信号进行滤波，只保留基频的电流分量，然后再负载电路上产生电压，其工作频率也是2.4GHz。

谐振电感电容取值标准

如果L0电感越大，则对应的电容C0就越小，整个谐振网络的品质因数Q值越大，其选频特性也会越好。
但是电感L0的选值也不能是无限大的，因为其是有自谐振频率的，电感越大其自谐振频率就会越低。因此要求自谐振要远远大于工作频率，其电感值才是准确的。如果工作频率超过了自谐振频率，那么电感就会呈现电容特性。
还有就是工作的频率带宽，要求是800MHz，因此工作放大器的工作范围也要覆盖着800MHz的频率范围。如果串联谐振的品质因数太高，则其工作频率范围可能会非常窄。通常来说工作在2-3GHz的频率范围的电感值在10nH以内。

其他结构

然后再直接连接到输出的负载阻抗RL上面。
这里画出来的只有PA的最后一级电路，前面还需要有一部分的驱动电路。
驱动电路的作用是把小功率的输入信号进行驱动级的放大，出来的信号摆幅要足够大，能够驱动最后一级的开关管的开启和关闭，最好是能够实现电源到地的满摆幅的信号，这样晶体管就能够工作在理想的状态下。
因为前一级锁相环的vco出来以后频率信号进行二分频以后，他输出的信号幅度大概只有四五百毫伏的峰峰值，需要进一步的方法才能更好的驱动开关晶体管的工作。

输出功率决定因素

负载阻抗大小RL，要求尽可能的小，才能够输出较大的功率。
开关晶体管M1和M2的尺寸，由于其并不是理想的开关，在导通的时候存在一定的阻抗，会使最终输出的信号功率下降。

二、PA电路搭建

1. 电路结构

打开原理图
电路包括了四级的放大，前面三级都是驱动级的放大，到第三级其电压能够达到电源到地的满摆幅方波信号，用来控制最终输出级的晶体管开启和关闭。
首先输入信号进来需要进行隔直电容
由于输入信号是2.4GHz，所以隔直电容容值较小，为1.5pF
第一级放大，增加了输出到输入的隔离电阻，是为了给反相器的栅极输入端提供偏置电压，使其工作在正确的直流工作点上。如果没有偏置电阻，那么晶体管栅极是出于悬空状态，工作点是不确定的。
选取的阻值也较大，是为了防止输入输出之间造成的短路，隔离输入输出之间的信号，提供稳定工作点。
第二级和第一级的结构是一样的
而第三级是没有增加隔离电阻的，是因为第三级的输入端电压可以由第二级输出电压提供
那么到第三级的输出，就可以实现零到VDD的满摆幅方波信号了
最后一级的输入采用隔直电容，采用自偏置反相器的推挽放大输出。其电路结构跟第一级结构是一样的，唯一区别就是晶体管的尺寸有区别。

2. 晶体管尺寸选型

正常情况下，对于逐级放大的结构，后一级的晶体管尺寸要比前一级晶体管尺寸大一倍。二倍放大的驱动关系。
需要根据仿真来看第三级输出信号的摆幅能不能够实现满摆幅的信号，在此基础上尽量减小晶体管的尺寸，然后来降低功耗。晶体管尺寸减小，其寄生电容和静态工作电流也会减小，这样在动态工作时对寄生电容的充放电产生的能量消耗或功耗就会比较低。
在第一级中的PMOS晶体管
在第一级的NMOS晶体管
可以发现N管比P管尺寸小了一半，是因为它们的载流子的迁移率不一样，导致PMOS的跨导和导通阻抗都会比NMOS会更大一些。如果要实现相同的gm值，流过相同电流的时候，pmos晶体管尺寸通常要比nmos尺寸大两到三倍，一般是按照两倍的设计。
为了得到更低的功率消耗，在第二级的晶体管采用和第一级晶体管相同的尺寸大小。
第三级沟道宽度相较与前一级增加了一倍
第三级PMOS
第三级NMOS
而最后一级的晶体管尺寸和整个电路的输出功率有一定的关系。晶体管尺寸越大，输出的功率也会越大，导通阻抗也会越小，流过的电流也会越大。
输出级PMOS
输出级NMOS
如果输出功率非常大的话，那么输出级的晶体管尺寸也要非常大，而且前面驱动级的晶体管尺寸也要跟着变大，才能去驱动最后一级的晶体管栅极。因为尺寸变大之后，输入端的栅极寄生电容会变得非常大，那么如果要在射频频率上去驱动较大的电容，前级的晶体管尺寸也要非常大，才能更好驱动开关晶体管。但同时也会造成功耗的急剧上升。
然后生成symbol

三、仿真

1.直流仿真

打开仿真原理图
testbench如下
输出加了portadapter是做loadpull的扫描分析用的
设置的初始参数如下
把直流电流和电压都显示出来
总的电流是在3.4mA左右
反相器的输入端为593mV，接近电源电压的一半。晶体管都工作在饱和放大区
第三级由于晶体管尺寸放大了一倍，所以其电流也跟着放大了一倍

在这里插入图片描述

2.loadpull仿真

PA的输入端不需要接输入匹配，通常是接芯片其他的电路（vco），其输出信号进行二分频以后的频率信号，因此不太需要去考虑曲康匹配的问题，跟LNA和mixer级联一样，只要电压传递关系满足，能够正常工作即可。
对于PA，最关心的是输出端的阻抗匹配问题。
在cadence的loadpull整体来说没有ADS仿真器强大，因为cadence只是在特定输入功率下面，不同负载阻抗所能够或得最大的输出功率，且其获得的最佳负载阻抗值也会不一样。
在cadence首先要固定输入功率，然后再来优化出最大的输出功率，反复去迭代。通过增加输入级的功率，然后使其能够达到接近1dB压缩点的位置。
- 或者直接输入1dB压缩点的功率值，然后再重新来通过负载牵引的仿真，得到最大的输出功率值。然后去仿真输入的1dB压缩点，如果有很大的变化的话，还需要去重新仿真修改输入功率，让其等于1dB压缩点。通过反复的迭代，就可以找到比较合适匹配网络和阻抗值
这其中有需要折中考虑的是，输出阻抗匹配S22和输出功率
首先输入功率设置为-9dBm
这里可以做一个推算，前面的触发分频器的输出信号幅度能够达到400-500mV的峰峰值，计算对应的功率值是多少
这里进行简单的计算。由于输出信号峰峰值为400mV，则其幅度值为0.2v，根据计算功率的公式，0.2^2取平方，然后取有效值，再除以2，再除以输出阻抗值50欧，可以得到对应的有效功率值是0.0004w。这里要先转化为mw，再去取对数10lg（10000.0004）=-3.9794dBm。
但是由于这里的输入是不匹配的，所以输入信号的幅度会比刚才计算的更大一些。
这里可以通过瞬态仿真来查看输入功率设置为多少是比较合适的
看看在输入功率为-9dBm时对应的信号幅度为400mV
能够看到输出信号的幅度大概在450mV左右，跟设定的预定值是差不多的。
在输出端接了小的电感来模拟封装时候的引线电感
因为PA的输出端口要封装到封装管的引脚上的
在负载牵引的时候，隔直电容要设置的足够大，才不会对负载牵引造成影响
这里设置2nH和100m欧的寄生阻抗和寄生电感值。
隔直电容设置为10pF
最重要的是portadapter端口适配器
loadpull是通过portadapter不断改变端口的阻抗值，然后计算在不同输入阻抗值下所获得的最大功率，最后把相等功率的阻抗值连接在一起形成闭合的曲线，也就是等功率圆。
最大的输出功率要求的负载阻抗就是最佳端口阻抗
负载牵引的频率值就是工作频率2.4GHz
由于这是一个圆坐标系，是由相位theta和幅度mag来设置圆坐标系上的点。
负载牵引采用pss扫描的方式
扫描变量是theta相位
还需要进行相位和幅度的扫描，因为pss里面只能添加一个扫描变量，在参数扫描里面进行
然后开始参数扫描
然后选择输出波形，画出功率圆power contours
然后点portadapter的输入端口
然后就会输出等功率的增益圆
由于这里波形输出形式不太好看
所以这里我们换一个波形输出形式，换成AWD形式
然后再重新画
在波形输出器上，close contours为闭合的曲线，由于前面输出的波形有横过来的线，这里可以点击取消
每个圆的功率值都是一样的，越往外走的圆功率值越小
最大的输出功率点在这里，有一个叉，这里对应的负载端口阻抗值为931m-831mj，但是这是一个归一化后的阻抗，实际的阻抗还要乘以50欧姆。

3.阻抗变换

在找到这个最佳负载阻抗之后，要把负载端口50欧阻抗，通过阻抗变化网络，变化到这个最佳阻抗上面，就能得到最大的输出功率了。就需要s参数和史密斯圆图来查看了。
这里可以通过调用两个端口来进行阻抗变换。
port3是负载端口的50欧，
输入是port2，中间要增加阻抗匹配网络，使得从portadapter（即port2）看进来的阻抗值为最佳的负载阻抗
由于在进行s参数仿真的时候，是共轭匹配的，如果需要完全匹配到smith原图的中心点，这两个阻抗的实部是相等的，虚部互为相反数。
那么port2设置的阻抗值就要设置为最佳负载阻抗的共轭值，
port2 参数设置如下，为最优阻抗值的共轭值
然后仿真sp参数
查看输出匹配S22
可以看到现在S22是在共轭点阻抗上面
因为共轭匹配是正反逆变换的，我们只需要把port2的阻抗匹配到50欧姆
现在其阻抗实部是非常接近中心1这个点的，非常接近等阻抗圆这个曲线。
这里先需要并联一个电容，让其往等阻抗圆1上移动。
并联一个小的电容
这里可以将其容值设置为1个变量
然后进行s参数的扫描
仿真完画出S22曲线
可以看到电容大概在75fF，就可以变换到等阻抗圆上了。
将并联的电容设置为75
这里还需要串联一个电容，让其旋转到smith圆图的中心点上，
同样采用扫描的方式来确定其容值
大概容值在1.65pF
这时候再进行s参数的频率扫描
先看S11和S22，都在中心点附近，这时候可以认为实现了比较好的共轭匹配了
因此这个匹配电路的参数值就是需要的匹配电路
把匹配电路替换portadapter
由于后面有隔直电容了，所以把前面的电容给去掉
现在我们得到的输出功率是4dB
这里我们查看整个电路的s参数仿真是否达到要求
由于功率放大器并不关心噪声系数的问题，
输入匹配S11目前是比较差的，因为没有做输入匹配电路设计
来看S22，阻抗特性也不算太好，阻抗达到100欧左右，那么如果要减小阻抗值，可以适当的增加输出级的晶体管的尺寸，使其跨导能够变得更大，寄生阻抗能够更小一些。这样匹配特性可能会更好一些
然后来查看S22的db值
可以看到输出匹配大概只有-8db左右，相对较差一些。

4.线性度仿真（1dB压缩点）

但是由于我们现在是固定输入功率大小的情况下进行仿真的，我们还需要了解整个电路的1dB压缩点
这时候我们就可以运行pss的功率扫描来寻找输入输出的1dB压缩点了
来运行pss参数的扫描，扫描的参数改为输入功率值prf
仿真1dB压缩点
点击输出的port
输出的1dB压缩点是在1dBm左右
而我们之前看的4dBm压缩点已经是增益压缩的输出功率了，具有很强的非线性了。
再往后就是饱和的输出功率了。
仿真的输出功率值跟之前loadpull得到的结果一样，说明阻抗匹配网络是正确的设计结果。
但其实对于功率放大器来说，并不关心线性度的问题，而是关心输出功率的问题。因为PA是工作在一个强非线性下的，会带来不同的谐波以及交调失真。

5.大信号匹配特性误差分析（pss+psp）

现在还需要进行大信号状态下匹配特性误差分析。
其实s参数分析是线性的分析方法，并不会有失真的情况引入进来。是在工作点上的线性化分析方法
而功率放大器或者mixer在大信号工作状态下，其输出的阻抗会有很大的变化。这时候我们就要分析工作在大的驱动信号下输出阻抗的匹配情况了。
这种分析方法就需要用到pss+psp的仿真方法了
首先我们需要建立大输入信号驱动下的周期稳态仿真（pss），去建立稳态大信号线性化稳态响应结果，然后再通过psp小信号，叠加上小信号来进行线性化的s参数仿真。这个时候得到的输出阻抗匹配，才是整个电路在实际应用工作下最真实的打信号阻抗匹配的情况。
先运行pss仿真，不需要进行扫描分析
然后还需要进行psp仿真
Harm为0表示基频分量
查看输出匹配
可以看到s22（绿色）曲线是跟s参数是不一样的
把s参数的s22（紫色）也画出来
可以看到小信号的s22阻抗值会高一些，大信号稳定状态下的仿真结果阻抗值会小一些。
但实际上psp仿真结果是更能反映功放在实际工作下的输出阻抗
我们再来查看psp的db数
s22基本上是-16dB左右，其匹配状况是比较好的，
由于功放的输出线性度不太高，输出的1dB压缩点只有1dBm。如果输入信号比较大，它的饱和输出功率就能够达到4dBm的输出。同样也还是可以使用的，就是利用它的饱和输出

四、输出功率及效率计算

打开PA的testbench
前面的电路跟做loadpull的电路结构完全一样的。

在这里插入图片描述

1.串联谐振网络设计

匹配网络中第一个电感是引线电感，为2nH
在外部还放置了2nH的匹配电感，这样串联谐振的总电感就是4nH。
这里需要设计串联谐振网络的谐振频率。
我们可以通过下面的公式来计算对应的串联电容是多少，大概在1.1pF左右
这样就完成了串联协助的输出匹配网络了
由于晶体管输出的是方波的信号，经过串联谐振网络以后有了一定程度的滤波，但滤波特性并不算太好，后面为了更好的输出滤波特性，在输出端再并联一个谐振的网络，其参数值跟前面串联谐振网络的参数值是一样的。
打开仿真器。首先对小信号的s参数进行仿真
查看s22参数值
可以看到在2G-3GHz，其s22阻抗值偏大
再来查看s22的db数
可以看到s22在工作频率范围内在-9dB左右，匹配状态不是太好。
然后再来查看大信号的匹配特性（pss+psp）
然后输出psp的s22波形
其往圆图的中心靠近了很多
s22的db数在-16dB左右，这时候的匹配状态较好
通常认为大信号psp仿真结果更能够体现真是的匹配状态。