“3D-IC”，顾名思义是“立体搭建的集成电路”，相比于传统平面SoC，3D-IC引入垂直堆叠芯片裸片（die）和使用硅通孔（TSV）等先进封装技术，再提高性能、降低功耗和增加集成度方面展现了巨大的潜力。
一、3D-IC技术的背景及优势
3D-IC架构可以在垂直尺度上将多个同质和异质的小芯片/裸片整合在同一设计中，这样就可以使芯片在更小的区域面积下添加更多功能、提高单位性能、提升设计灵活性并降低开发成本。在如今摩尔定律逐渐逼近物理极限的情况下，3D-IC被认为具有“超越摩尔定律”的潜力，有望成为后摩时代下突破SoC集成度、性能等方面瓶颈的关键技术[1]。
图1 （左）chatgpt想象3D-IC示意图；（右）实际3D-IC剖面示意图
从上世纪60-70年代起，就有研究人员探索如何通过堆叠芯片来提升集成电路的性能和密度，虽然当时多层印刷电路板（PCB）已广泛使用，但芯片堆叠技术还在理论阶段，技术工艺尚不成熟。上世纪80年代，2.5D芯片——多芯片模块（MCM）被提出，并为后来的3D-IC铺平了道路。90年代末，层叠封装技术（PoP）开始逐渐应用，但仍属于2.5D-IC阶段。2000年初期，随着硅通孔（TSV）技术的成熟，3D-IC技术进入实际应用阶段，许多学术机构和实验室开始研究如何将TSV应用于芯片堆叠，以提高带宽、降低功耗和增加集成度。这一时期的研究奠定了现代3D-IC技术的基础。2010年代，三星、SK海力士推出了3D-IC的高带宽内存（HBM）和Wide I/O内存，显著提升了芯片带宽和性能[2]。如今，苹果、三星等公司开始在移动设备逐渐加入3D-IC技术，未来，3D-IC有望在更多消费电子、通信和高性能AI计算等领域得到应用，并进一步推动整个集成电路行业的发展。
二、3D-IC的设计流程及其需求与挑战
3D-IC设计流程一般包含系统架构设计、芯片层面设计、TSV规划、热管理设计、先进布局布线、封装和堆叠、仿真验证等设计步骤，虽然目前有多种单一工具可以用来设计3D-IC，但要依靠每个设计团队开发自己的方法来整合流程。因此，如今的3D-IC设计依旧是一项相当大的挑战。当从单一SoC转向多芯片（晶粒）/小芯片架构时，会出现以下四大挑战[1]：
- 顶层/系统级的异质设计整合、规划和优化；
3D-IC设计要求整合来自不同功能领域的芯片（例如逻辑、存储器、模拟和射频等），这使得顶层的规划与优化成为设计过程中的一大挑战。设计团队需要从系统级层面考虑如何将这些异质芯片整合，并确保其在功能、功耗和性能方面得到最佳平衡。此外，3D堆叠带来的散热和功耗管理问题更加复杂，要求在设计早期阶段进行全面的系统级优化。由于没有统一的标准工具，设计者通常需要定制开发整合工具来满足不同的设计需求。
图2 系统级 3D 设计整合、规划和优化[1]
- 数字、模拟和射频领域的裸片、晶粒、封装和 PCB 的协同设计和协同分析；
3D-IC设计的复杂性在于其需要多领域的协同工作，包括数字、模拟和射频电路的集成。各领域之间的设计需求存在显著差异，例如模拟电路对噪声敏感，而数字电路则注重速度与功耗控制。3D-IC设计要求各个领域的设计团队协同工作，以优化裸片、封装和PCB之间的互连设计。设计人员不仅要考虑每一层芯片的独立设计，还需要跨层面分析信号完整性、时序、功耗等问题。
- 设计早期在版图设计前进行热分析；
3D-IC的堆叠结构显著增加了设计中的散热挑战。由于多个芯片层叠加在一起，热量容易在芯片内积累，导致局部过热问题。因此，热管理设计需要在设计的早期阶段就纳入考虑，并且在版图设计之前，必须通过热仿真和分析工具进行准确的温度预测，以确保不会因为过热影响芯片的性能和寿命。如何在不影响设计精度的前提下，在早期阶段实现有效的热分析，是3D-IC面临的一个重要挑战。
（4）一个能将这些技术无缝整合在一起的通用平台。
3D-IC涉及多层次的设计工作，包括芯片、封装和PCB，需要跨越多个EDA工具和流程进行设计和验证。由于工具和流程之间的互操作性较差，设计团队往往需要自定义开发流程来弥合不同设计阶段的差距，导致效率低下并增加设计复杂性。一个能够支持从系统级到制造级全流程整合的平台，将大幅提高3D-IC设计的效率和成功率。
三、3D-IC的现有市场及发展前景
尽管3D-IC设计具有极大的挑战性，但是由于其特有优势和潜力，许多高校和企业纷纷展开相关研究。例如，清华大学集成电路学院在2024 ACM/IEEE第51届年度计算机体系结构国际研讨会（ISCA）上发表了国际首款面向视觉AI大模型的三维DRAM存算一体架构，可大幅突破存储墙瓶颈，并基于三维集成架构特点，实现相似性感知计算，进一步提高AI大模型的计算效率[3]。如图3所示，阿里巴巴达摩院提出了一种具有成熟芯片制造和键合工艺的3D混合键合近存计算实用架构，研发了全球首款基于DRAM的3D键合堆叠存算一体AI芯片，可突破冯·诺依曼架构的性能瓶颈，满足人工智能等场景对高带宽、高容量内存和极致算力的需求。在特定AI场景中，该芯片性能提升10倍以上，能效比提升高达300倍。该工作也被收录于2022年的国际固态电路会议（ISSCC）中[4]。知存科技作为国内存内计算芯片领域的领先企业，量产WTM-8系列移动设备计算芯片，实现了第二代3D存内计算架构，达到更高算力上限，让终端+人工智能生成内容（AIGC）照入现实。
图3 3D堆叠芯片图示、封装交叉图、DRAM 阵列布局和逻辑芯片上的设计块[3]
3D-IC技术是集成电路行业的一个主新兴研究方向，在许多应用领域展现了令人信服的功耗、性能和形状参数优势，并有助于遏制SoC开发成本的攀升，期待未来3D-IC技术可以正式走入我们的生活。
参考文献：
[1]3D-IC设计的挑战和需求，John Park - Cadence白皮书.
- 半导体“高带宽内存（HBM）”芯片技术详解-知乎（zhihu.com）.（https://zhuanlan.zhihu.com/p/715041179）.
- 清华团队发布3D DRAM存算一体架构！-全球半导体观察 （dramx.com）.
- Niu D, Li S, Wang Y, et al. 184QPS/W 64Mb/mm 2 3D logic-to-DRAM hybrid bonding with process-near-memory engine for recommendation system[C]//2022 IEEE International Solid-State Circuits Conference (ISSCC). IEEE, 2022, 65: 1-3.
