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复习题21-42

21、指令周期是指__C_。

A. CPU从主存取出一条指令的时间

B. CPU执行一条指令的时间

C. CPU从主存取出一条指令的时间加上执行这条指令的时间。

D. 时钟周期时间

22、微型机系统中外设通过适配器与主板的系统总线相连接，其功能是__D_。

A. 数据缓冲和数据格式转换

B.监测外设的状态

C.控制外设的操作

D. 前三种功能的综合作用

23、周期挪用方式常用于_A_方式的输入/输出中。

A. DMA B. 中断 C. 程序传送 D. 通道

24、常用的虚拟存储系统由_A__两级存储器组成。

A.主存—辅存 B. Cache—主存 C. Cache—辅存 D. 主存—硬盘

解析：

虚拟存储系统是一种存储管理技术，它通过将主存（内存）和辅助存储器（如磁盘）结合起来，为用户提供一个比实际物理内存容量大得多的虚拟内存空间。这种技术使得计算机可以运行比物理内存大小限制的更大的程序，从而提高了程序的运行效率和系统的灵活性。

主存（内存）：是计算机中直接用于存储正在运行的程序和数据的地方，其访问速度非常快，但容量相对较小且价格较高。
辅存（辅助存储器）：通常指的是磁盘等外部存储设备，其容量远大于主存，但访问速度较慢。在虚拟存储系统中，辅存被用作主存的扩展，以提供更大的存储空间。

根据这一原理，我们可以确定虚拟存储系统是由主存和辅存两级存储器组成的。

其他选项的说明：

B. Cache—主存：这是Cache存储系统的组成，主要目的是提高存储器的速度，而不是扩大存储容量，因此不符合虚拟存储系统的定义。
C. Cache—辅存：这个选项将Cache和辅存直接组合，但在实际的计算机体系结构中，Cache通常与主存直接相连，而不是辅存。
D. 主存—硬盘：虽然硬盘是辅存的一种常见形式，但“主存—硬盘”的表述不够准确，因为辅存不仅限于硬盘，还可能包括其他类型的外部存储设备。此外，这种表述没有直接反映出虚拟存储系统的核心特征，即将主存和辅存结合起来以提供更大的虚拟内存空间。

25、双端口存储器能高速运行读/写，是因为采用__B_。

A. 高速芯片 B.两套相互独立的读写电路

C.流水技术 D.新型器件

解析：

双端口存储器（Dual-Port Memory）是一种具有两个独立读写接口的存储设备，它可以同时支持两个不同的访问者进行并行读写操作，这使得多个设备可以同时访问存储器而无需等待。这种高速读/写能力正是由其内部采用的两套相互独立的读写电路所实现的。

具体来说，每个读写电路都可以独立地执行读取和写入操作，且不会相互干扰。这意味着两个不同的设备可以同时访问存储器的不同部分，而不需要进行时序的调整或等待。这种并行处理的能力大大提高了存储器的读写效率，使得双端口存储器在需要高速数据传输和共享存储的系统中得到广泛应用。

26、寄存器间接寻址方式中，操作数在_B__。

A.通用寄存器 B.主存单元 C.程序计数器 D.堆栈

27、主存储器和CPU之间增加cache的目的是__A_。

A.解决CPU和主存之间的速度匹配问题。

B.扩大主存储器的容量

C.扩大CPU中通用寄存器的数量

D.既扩大主存容量又扩大CPU通用寄存器数量

解析：

Cache（高速缓存）是位于CPU与主存储器之间的一种容量较小但速度很高的存储器。其主要目的是为了解决CPU与主存之间速度不匹配的问题。CPU的运算速度非常快，而主存的访问速度相对较慢，这种速度差异会导致CPU在访问主存时产生等待时间，从而降低系统的整体性能。通过在CPU和主存之间增加Cache，可以将CPU近期访问的数据存放在Cache中，由于Cache的访问速度远高于主存，因此CPU可以直接从Cache中快速获取数据，从而减少了等待时间，提高了系统的整体性能。

选项B“扩大主存储器的容量”并不是Cache的主要目的。虽然Cache的存在可以在一定程度上减少对主存的访问次数，但它本身并不增加主存的容量。

选项C“扩大CPU中通用寄存器的数量”与Cache的功能无关。CPU中的通用寄存器数量是由CPU的架构和设计决定的，与Cache无关。

选项D“既扩大主存容量又扩大CPU通用寄存器数量”同样不准确，因为Cache并不具备扩大主存容量或CPU通用寄存器数量的功能。

28、单地址指令中为了完成两个数的算术运算,除地址码指明的一个操作数外,另一个

数需要采用_C__。

A.堆栈寻址方式 B.立即寻址方式 C.隐含寻址方式 D.间接寻址方式

解析:

隐含寻址方式：这种方式不是明显地给出操作数地址，而是在指令中隐含着操作数的地址。在单地址指令中，为了完成两个操作数的运算，通常会将一个操作数的地址明确地放在地址码中，而另一个操作数的地址则隐含在指令中，比如默认存储在某个寄存器（如累加器ACC）中。这样，指令在执行时就能自动找到并处理这两个操作数。
其他寻址方式：
堆栈寻址方式：通常用于存储和恢复子程序调用时的现场信息，而不是在单地址指令中直接用于指定算术运算的第二个操作数。
立即寻址方式：指令中直接给出操作数的值，而不是地址。这种方式在单地址指令中也不常用于指定第二个操作数，因为它会占用额外的指令空间来存储操作数的值。
间接寻址方式：指令中给出的是操作数的地址的地址，而不是操作数本身或操作数的直接地址。这种方式在单地址指令中同样不常用于指定算术运算的第二个操作数。

29、下列说法中不正确的是__D____。

A、任何可以由软件实现的操作也可以由硬件来实现

B、固件就功能而言类似于软件，而从形态来说又类似于硬件

C、面向高级语言的机器是完全可以实现的

D、在计算机系统的层次结构中，微程序级属于硬件级，其它四级都是软件级

解析:

A、任何可以由软件实现的操作也可以由硬件来实现：这个说法是正确的。软件和硬件在功能上是可以相互替代的，尽管它们在实现方式和效率上有所不同。硬件通常能提供更快的执行速度，但软件提供了更高的灵活性和可配置性。

B、固件就功能而言类似于软件，而从形态来说又类似于硬件：这也是正确的。固件是嵌入在硬件设备中的软件，它通常存储在设备的非易失性存储器中，并在设备启动时或运行时执行。从功能上看，固件与软件类似，因为它包含程序代码和数据；但从物理形态上看，它又是硬件的一部分，因为它被集成在硬件设备中。

C、面向高级语言的机器是完全可以实现的：这个说法也是正确的。虽然大多数计算机直接执行的是机器语言或汇编语言，但现代操作系统和虚拟机技术使得计算机能够执行高级语言编写的程序。这些高级语言程序在底层会被转换成机器码或中间代码，然后由计算机执行。此外，有些计算机体系结构（如Java虚拟机JVM）就是专门设计为能直接执行高级语言编写的字节码。

D、在计算机系统的层次结构中，微程序级属于硬件级，其它四级都是软件级：这个说法是不正确的。在计算机系统的层次结构中，通常包括多个级别，如硬件级、微程序级、操作系统级、汇编语言级和高级语言级。在这些级别中，微程序级并不完全属于硬件级。微程序是存储在控制存储器中的一组微指令序列，用于控制计算机的硬件操作。虽然微程序与硬件紧密相关，但它本身包含了指令（即微指令），这些指令可以被视为一种特殊的软件。因此，将微程序级完全归为硬件级是不准确的。

30、用16位字长（其中一位符号位）表示定点小数时，所能表示的数值范围是___C___。

A、0≤│N│≤1-2-（16+1） B、0≤│N│≤1-2-16

C、0≤│N│≤1-2-（16-1） D、0≤│N│≤1

解析:

在16位字长中，如果其中一位是符号位，那么剩下的位数（即15位）用于表示数值的绝对值部分。这15位可以表示的最大数值（即二进制中的1.111…111，共15个1）1−2^(−15)，因为最小的非零数值是2^(−15)（即二进制中的0.000…001，其中只有最低位是1）。

现在我们来分析每个选项：

A. 0≤∣N∣≤1−2^[−(16+1)]：这里的指数是17，但因为我们只有15位用于数值部分，所以这个范围太大了。

B. 0≤∣N∣≤1−2^[−16]：这里的指数是16，但同样地，因为我们有15位用于数值部分，所以这个范围也偏大。

C. 0≤∣N∣≤1−2^[−(16−1)]：这里的指数是15，正好对应我们用于表示数值的位数，所以这个选项是正确的。

D. 0≤∣N∣≤1：这个范围虽然包括了0和1，但它没有考虑到由于有限位数表示而导致的精度损失。特别是，它没有排除大于1−2−15的数，而这是不可能的。

31、在定点二进制运算器中，减法运算一般通过 D 来实现。

A、原码运算的二进制减法器 B、补码运算的二进制减法器

C、补码运算的十进制加法器 D、补码运算的二进制加法器

32、加法器采用先行进位的目的是___D___。

A、优化加法器的结构 B、节省器材

C、增强加法器结构 D、加速传递进位信号

解析:

具体来说，先行进位即高位进位和低位进位同时产生的进位。在先行进位加法器中，各级的进位是彼此独立产生的，这些进位只与输入数据A、B和进位输入C_in有关。通过将各级间的进位级联传播去掉，可以减小进位产生的延时，从而加速传递进位信号。这种进位方式实现的加法器通常被称为超前进位加法器，因为它允许各个进位并行产生，提高了加法运算的速度。

此外，先行进位加法器避免了传统行波进位加法器的进位延迟问题，尽管增加了超前进位部分，但在资源占用上仍然比选择进位加法器要少。因此，在需要高速加法运算的场合，如高性能计算机、数字信号处理器等，广泛采用了先行进位加法器。

33、某寄存器芯片的存储容量为8K×1，则它的地址线和数据线引脚相加的和为___D___。

A、11 B、12 C、13 D、14

解析:

首先，我们来分析寄存器芯片的存储容量为8K×1的含义。这里的8K表示的是存储单元的数量，而×1表示每个存储单元可以存储的数据位数是1位。

地址线引脚数：
由于存储容量是8K，即8192（2^13）个存储单元，因此需要13位二进制数来唯一标识每一个存储单元。因此，地址线引脚数为13。
数据线引脚数：
每个存储单元存储1位数据，所以数据线引脚数为1。
地址线和数据线引脚相加的和：
地址线引脚数：13
数据线引脚数：1
两者相加：13 + 1 = 14

34、一条指令中包含的信息有___C___。

A、操作码、控制码 B、操作码、向量地址

C、操作码、地址码 D、控制码、地址码

解析:

A、操作码、控制码：此选项中的“控制码”并非指令中的标准组成部分。指令中通常不包含专门用于控制的独立码，而是通过操作码和地址码的组合来实现控制功能。

B、操作码、向量地址：这里的“向量地址”并不是指令中的通用组成部分。在某些特定类型的指令（如中断向量指令）中可能会涉及向量地址，但它并不构成指令的普遍特征。

C、操作码、地址码：这个选项准确地反映了指令中的两个关键组成部分——操作码和地址码。操作码指定了操作的内容，而地址码则提供了操作所需的数据位置或存储位置。

D、控制码、地址码：与A选项类似，“控制码”并非指令中的标准组成部分。指令的控制功能主要通过操作码和地址码的组合来实现。

35、在指令的地址字段中，直接指出操作数本身的寻址方式，称为___B___。

A、隐含寻址 B、立即寻址 C、寄存器寻址 D、直接寻址

解析:

立即寻址：指令的地址字段中直接给出操作数本身，而不是其访存地址。这种方式不需要访问任何地址，因此指令在执行阶段不访问主存，执行速度快。但是，由于地址字段的位数限制了立即数的范围，这种方式只适合操作数较小的情况。
直接寻址：在指令中直接给出参加运算的操作数或运算结果所存放的主存地址，即在指令中直接给出有效地址。
隐含寻址：指令字中不直接给出操作数的地址，而是隐含在某个寄存器中（通过操作码表示）。这种方式可以省去指令字中的一个地址，缩短指令字长。
寄存器寻址：指令在执行时所需的操作数来自寄存器，运算结果也写回寄存器中。这种方式减少了对主存的访问，提高了指令的执行速度。

36、微程序控制器中的控制存储器用来存放___A___。

A、微程序 B、微程序和数据

C、机器指令和微程序 D、机器指令和数据

37、三种集中式总线控制中，___A___方式对电路故障最敏感。

A、链式查询 B、计数器定时查询 C、独立请求 D、全部三种

解析:

链式查询：
特点：链式查询方式结构最简单，仅需很少几根线就能按一定的优先次序实现总线控制，且容易扩充设备。
对电路故障的敏感度：由于链式查询方式中，设备通过串联的方式连接在总线上，一旦某个设备或连接线路出现故障，就可能导致整个查询链中断，从而影响后续设备的总线请求。因此，链式查询对电路故障非常敏感。
计数器定时查询：
特点：计数器定时查询方式通过计数器来控制总线请求的优先级，计数器的初始值可以由程序设置，从而改变设备的优先级。这种方式优先级设置较灵活，且对电路故障的敏感度小于链式查询。
优点：优先级设置灵活，对故障不敏感。
缺点：连线及控制过程较复杂。
独立请求：
特点：独立请求方式中，每个设备都有独立的总线请求和总线允许线，设备可以直接向总线控制器发出请求，并由总线控制器独立地允许或禁止设备的请求。这种方式响应速度快，优先次序控制灵活。
优点：响应速度快，优先次序控制灵活。
缺点：硬件器件用量大，连线多，成本较高，且虽然对电路故障也有一定的容错能力，但相对于链式查询而言，其敏感度并不是最高的。

38、显示器的主要参数之一是分辨率，其含义为___B___。

A、显示屏幕的水平和垂直扫描频率 B、显示屏幕上光栅的列数和行数

C、可显示不同颜色的总数 D、同一幅画面允许显示不同颜色的最大数目

39、DMA访问主存时，让CPU处于等待状态，等DMA的一批数据传送结束后，CPU再恢复工作，这种情况称作____C__。

A、DMA B、周期挪用

C、停止CPU访问主存 D、DMA与CPU交替访问

解析:

DMA（Direct Memory Access，直接存储器访问）是一种允许某些硬件设备与主存（内存）直接交换数据，而不需要CPU介入的技术。当DMA接口访问主存时，如果它占用总线进行数据传送，CPU通常会被置于等待状态，直到DMA完成一批数据的传送后，CPU才会恢复工作。

针对这个问题，“DMA访问主存时，让CPU处于等待状态，等DMA的一批数据传送结束后，CPU再恢复工作，这种情况称作____”，正确的选项是C、停止CPU访问主存。这个描述准确地反映了DMA操作期间CPU的状态变化：即CPU在等待DMA完成数据传送期间，实际上是停止了对主存的直接访问。

其他选项的解释如下：

A、DMA：这个选项仅描述了DMA技术本身，而没有涉及到CPU在等待DMA操作完成时的状态。
B、周期挪用：这是DMA操作的另一种模式，其中DMA并不完全占用总线，而是在CPU不使用的周期内占用总线进行数据传输。这与题目描述的场景不符，因为题目中明确提到了CPU在等待DMA完成数据传送。
D、DMA与CPU交替访问：这个选项也不符合题目描述，因为DMA在访问主存时，CPU是处于等待状态的，而不是与DMA交替访问。

40、如果有多个中断同时发生，系统将根据中断优先级响应优先级最高的中断请求。若要调整中断事件的处理次序，可以利用___D___。

A、中断嵌套 B、中断向量 C、中断响应 D、中断屏蔽

解析:

在多个中断同时发生的情况下，系统会根据中断优先级来响应优先级最高的中断请求。若需要调整中断事件的处理次序，可以利用中断屏蔽的方式。以下是详细的解释和分析：

中断处理的基本机制

当多个中断同时发生时，硬件会按照预设的中断优先级来决定先响应哪个中断。
中断优先级通常是由硬件或固件在设计时就已经设定好的，以确保系统能够按照正确的顺序处理中断。

调整中断处理次序的方法

中断嵌套：虽然中断嵌套允许在响应一个中断的过程中响应另一个中断，但它并不直接用于调整中断的响应次序。中断嵌套主要用于处理紧急情况或需要快速响应的中断，而不是用于改变中断的原始优先级顺序。
中断向量：中断向量表包含了中断服务程序的入口地址。虽然中断向量表对于中断处理至关重要，但它本身并不提供调整中断处理次序的机制。中断向量表只是告诉系统在哪里找到处理特定中断的代码。
中断响应：中断响应是CPU对中断请求做出的反应，包括保存当前上下文、跳转到中断服务程序等。这一过程本身并不涉及中断处理次序的调整。
中断屏蔽：中断屏蔽是一种允许CPU暂时忽略某些中断请求的机制。通过中断屏蔽，系统可以在处理某个中断时防止其他中断的干扰，或者在需要连续执行一段不可分割的代码时防止任何中断的干扰。因此，通过调整中断屏蔽位，可以间接地调整中断的处理次序。例如，可以临时屏蔽某个低优先级的中断源，以便先处理高优先级的中断。

41、某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储 N个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每秒_A_次中断请求。

A.N/（NX+Y） B、N/（X+Y）N C、min[1/X ,1/Y] D、max[1/X ,1/Y]

解析:

为了计算该系统可以跟踪到的每秒中断请求次数，我们需要考虑中断处理时间和主程序处理缓冲区数据的时间。

首先，明确几个关键参数：

X 秒：中断处理程序接收并保存一个数据到主存缓冲区所需的时间。
Y 秒：主程序从缓冲区取出并处理 N 个数据所需的时间。

接下来，我们分析系统的工作流程：

系统每 X 秒接收并处理一个中断请求，将数据保存到缓冲区。
当缓冲区积累了 N 个数据时，主程序需要 Y 秒来处理这些数据。

为了计算每秒的中断请求次数，我们需要考虑两个操作的总时间：

填充缓冲区到 N 个数据的时间：NX 秒（因为每个数据需要 X 秒）。
主程序处理这 N 个数据的时间：Y 秒。

因此，系统处理 N 个数据并准备好接收下一个 N 个数据的总时间是 NX+Y 秒。在这 NX+Y 秒内，系统处理了 N 个中断请求。

所以，每秒的中断请求次数是：

N/(NX+Y)