本节目录

一、抽取器的多相滤波结构
二、内插器的多相滤波结构
三、一个抽取器多相滤波器的设计

本节内容
从前面文章中可以知道，抽取器模型中的低通滤波器在抽取算子D之前，是在降低速率之前实现的；内插器模型中的低通滤波器在内插算子I之后，是在提升速率之后进行的。这两种模型的抗混叠数字滤波器都是在高采样速率条件下进行的，对数据运算速度要求是实时处理，由此引入了实时处理的抽取器、内插器的多相滤波结构。
一、抽取器的多相滤波结构
数字滤波器的冲击响应为h(n)，其z变换为H(z)，表达式为：

上述中表达式H(z)的多相滤波结构图，可用于抽取器，具体结构图如下：

上图中左侧为数字滤波器的多相结构，可以看出抽取器还是在滤波之后，也就是说对于滤波器的实时处理要求还是很高。右侧图中对应的是抽取器的多相滤波结构，数字滤波器均位于抽取器D之后，也就是滤波处理在降速之后，降低了处理速度的要求，提高的实时处理能力。同时，每一分支滤波器的系数有原来的N个减少为M=N/D个，可以减小滤波器运算的累积误差，提供计算精度。
二、内插器的多相滤波结构
内插器的多相滤波结构的表达式及对应的结构图如下：

上图中左侧，内插器在数字滤波器之前，因此此时对数字滤波的要求还是很高，图中右侧，根据以前文章中的内插器的等效关系，将内插器调整至数字滤波之后，也就是数字滤波是在采样速率提升之前进行的，降低了对数字滤波实时性的计算要求，同时，对于分支滤波器的阶数降低至原来的I分之一，提高了运算精度，降低了对字长的要求。
三、一个抽取器多相滤波器的设计
将抽取器以开关形式来表示，低通滤波器h(n)的阶数为N，要求低通滤波器在采样间隔Ts内完成N次的乘加运算，计算速度为S1,对于多相结构，各分支滤波器的阶数为N/D，输入的采样速率为fs/D,因此各分支滤波器的计算速度要求为S2。S1和S2直接存在的关系，也就能说明多相滤波器的优点。
S1=N×fs MPS
S2=(N/D)×(fs/D)=(N×fs)/(D^2)=S1/(D2) MPS
MPS表示每秒的乘加次数
从上述公式中可以看出来，对滤波器速度要求是原来的D^2分之一，当D较大是，对运算速度大大降低。
若fs=100MHz,N=1024，D=32，采用32阶多相滤波器和1024阶滤波器之间的性能差距，相当于要求32阶滤波器的数据通吐量大大100M/32=3.125MHz，也就是每一分支滤波器在10ns内完成一次乘加运算，这样滤波速度是可以轻松实现的。