另一种具有FG的3D NAND结构是HC-FG结构，如图8a所示。与DC-SF结构不同，水平信道堆叠在HC-FG架构中；然而，单元格没有被CG包围。因此，FG单元可以通过沟道优先工艺堆叠，类似于传统的2D平面灰阵列，并且可以以低成本实现3D结构。此外，如图8b所示，HC-FG结构与层选择晶体管（LST）相结合，以实现额外的比特成本缩放。HC-FG和LST结构通过SSL连接并共享栅电极。LST结构需要简单且低成本的工艺，因为由于阶梯状结构，可以使用自对准方法同时引入杂质区。
图8 （a）单元结构和（b）HC-FG NAND闪存结构示意图。
VG NAND架构在同一有源层中具有WL和SSL；因此，随着堆叠层的增加，单元密度变差。这在混合3D NAND闪存中得到了改善，其中通过将WL和SSL放置在同一个字符串中来提高密度，如图9a所示。在这种混合结构中，GAA串选择器和金属氧化铝-氮氧化物-硅（MANOS）单元形成串线，每个沟道层通过SSL连接到BL。这种结构允许GAA字符串选择器的垂直通道和MANOS单元的水平通道。由于GAA结构，单元串表现出很高的沟道可控性，双栅极存储单元为多比特操作提供了足够的阈值电压（VT）窗口。
图9b显示了SMArT结构，该结构使用ONO层最小化堆叠高度，并通过采用最后栅极工艺方法利用金属栅极的低电阻。与平面FG单元相比，SMArT结构显示出优越的VT分布和耐久性；保持特性需要改进。
图9（a）具有等效电路的混合3D NAND闪存单元的鸟瞰图。（b）SMArT结构的横截面视图。
通常，沟道堆叠方法可以具有与2D NAND架构相同的间距大小；然而，它存在一个问题，即目标小区访问（解码）的SSL随着堆栈层的增加而增加。为了解决这个问题，Macronix提出了几种解码SSL的结构。图10显示了具有沟道堆叠BE-SONOS（带隙工程SONOS）的岛栅解码VG结构的架构，其中包含用于SSL选择的岛栅。与VG NAND结构不同，n型掺杂多晶硅埋沟的存在允许无结结构，并且不需要额外的结注入。在岛栅解码VG结构中，WL、BL和SSL平面的截距用于单元解码，WL和BL被分组到平面中。
图10 岛栅解码VG结构示意图。
Macronix的另一种栅极堆叠3D NAND结构是单栅极垂直沟道（SGVC）。在SGVC结构中，单元晶体管不是基于GAA结构的纳米线沟道，而是基于WL沟槽中的反沟道。图11a显示了GAA和SGVC单元结构的比较。SGVC结构是一种基于通道的电荷捕获器件，由于超薄的主体，其初始VT分布和短沟道效应与GAA结构相似。与曲率形状的GAA结构相比，SGVC单元结构的优点在于形成临界尺寸和蚀刻沟道孔。图11b显示了GAA VC和SGVC结构的布局。与GAA-VC结构相比，SGVC在同一堆叠层中的存储密度大约是GAA-VC的2.4倍。
图11 （a）GAA和SGVC 3D NAND闪存的结构和（b）布局比较。
图12a、b分别显示了U形转弯和底部源SGVC架构。
在前者中，ONO CTL和多晶硅沟道沉积在WL沟槽上。薄多晶硅沟道层通过BL切割工艺分离，CTL和沟道由独立的WL控制。由于使用了沟道单元晶体管，U形转弯SGVC结构的可扩展性与2D NAND闪存相当，其蚀刻可控性优于GAA结构。底部源极结构具有与U形转弯结构几乎相同的特征，除了薄多晶硅沟道连接到底部n+衬底。与BiCS类似，底部源极SGVC制造的栅极第一工艺会导致ONO层损坏，需要两步多沟道工艺来保护ONO层。然而，一步多沟道工艺产生的U形转弯结构具有极薄的主体结构和更好的亚阈值摆动分布。
图12 （a）U形转弯串和（b）底部源极SGVC 3D NAND架构的示意图。
图13a显示了具有GAA晶胞结构的STAR NAND闪存架构。由于STAR NAND闪存基于沟道堆叠方法，因此它可以具有与传统2D平面NAND闪存结构相同的最小单元尺寸。
通过采用Si/SiGe外延生长工艺堆叠单晶Si纳米线沟道。然而，在Si/SiGe层的多稳态之后，需要SiGe选择性蚀刻来形成和隔离纳米线沟道。在栅极堆叠法中，多晶硅通常用作沟道材料，因为由于窄而深的沟道孔，外延生长很困难。由于在这种结构中使用单晶硅作为沟道层，STAR NAND闪存可以具有相对均匀的VT和稳定的BL电流分布。与VG NAND架构相比，单晶硅沟道解决了多晶硅沟道的缺陷和晶界引起的均匀性问题，并且与GAA单元结构相比表现出更好的性能。
图13b显示了STAR NAND闪存的单元结构。与2D平面NAND闪存不同，通道堆叠的3D NAND闪存结构需要SSLs进行额外的地址访问，SSLs的数量随着堆叠层的增加而增加。
图13 （a）（b）STAR NAND Flash的单元结构鸟瞰图。
3. 3D NAND闪存的制造方法
栅极堆叠的3D NAND架构可以使用两种方法制造：第一栅极和最后栅极，第一栅极和第二栅极方法制造的最具代表性的结构分别是BiCS和TCAT。图14a显示了栅极优先工艺，其中首先堆叠WLs，随后蚀刻沟道孔。沟道孔填充有电荷捕获电介质和多晶硅沟道层。图14b显示了最后栅极（栅极替换）工艺，其中沉积氧化物/氮化物多层，然后进行空穴蚀刻和沟道多晶硅沉积。在沟道多晶硅插塞之间执行称为WL切割的附加工艺步骤。WL切割通过干法蚀刻进行；去除氮化物层并沉积栅极介电层和金属栅极。一般来说，金属栅极的使用通过抑制不需要的反向Fowler-Nordheim隧穿电流，提供了更快的擦除速度、更低的编程/擦除电压和更宽的VT裕度。BiCS结构的栅极优先方法存在一个问题，即空穴蚀刻尺寸受到栅极介电层的影响。相比之下，最后栅极方法的WL切割工艺产生的双凹可以防止横向电荷损失，但增加了工艺难度。
图14 （a）浇口-BiCS flash的第一种方法和（b）采用WL切割工艺的TCAT的最后一种浇口方法。
图15a显示了BiCS结构的制造过程。LSG、存储串和USG晶体管分别制造，多晶硅用作栅极材料。晶体管沟道和存储器插塞通过使用穿通法的孔蚀刻形成。氮化硅和四乙氧基硅烷（TEOS）层通过低压化学气相沉积（LPCVD）在蚀刻孔中形成ONO堆叠。砷离子被注入并激活在LSG源极和漏极中。CG形成以与常规SONOS沉积相反的顺序进行。CG的边缘通过反应离子蚀刻以阶梯状台阶的形式蚀刻。整个层通过狭缝分成两个块，以尽量减少干扰。USG使用线图案作为行地址选择器工作，同时连接到通孔、BL和外围电路。
图15 （a）BiCS结构和（b）带管道连接的PBiCS结构的工艺流程。
图15b显示了PBiCS结构串和PC形成的工艺流程。
通过孔蚀刻形成记忆孔，并沉积骶骨膜。在骶骨膜上形成PC，然后沉积存储层。SG形成后，去除U形骶骨层，并在存储孔上沉积存储膜和硅体层以形成CG，这使得管状NAND串结构具有更好的可靠性特性。图16a显示了VRAT结构的流程。首先，氧化物氮化物堆叠按顺序沉积在Si台面上，并通过图案化和蚀刻来限定有源区。通过使用缓冲氧化物蚀刻剂（BOE）进行湿法蚀刻，在每个氧化物层中产生底切，每个灰池将放置在那里。所有栅极堆叠，包括氧化氮化物氧化物和多晶硅栅极，都是通过LPCVD顺序沉积的，具有改进的台阶覆盖率。随后，通过回蚀工艺，只有WL电极保留在底切区域中，并且它们彼此分离。通过CMP工艺对形成的Si台面上的多层堆叠层的暴露部分进行抛光，从而暴露出WL电极。然后，通过多晶硅蚀刻隔离每个串，然后进行WLs和BLs的接触工艺。与VRAT相比，VSAT结构采用栅极优先方法简化了整个工艺，如图16b所示。栅电极和隔离膜（氮化物）顺序沉积在硅台面上。随后，形成有源区，并在没有VRAT底切工艺的情况下立即进行CMP工艺，使每个WL暴露在同一平面上。随后，沉积栅极介电层和多晶硅层作为沟道材料，并通过光刻和蚀刻分离每个垂直串。
图16 （a）VRA和（b）VSAT结构的流程。