基于AMD AU15P FPGA的SLVS-EC桥PCIe设计方案分享

作者：Hello,Panda

各位FPGAer周末愉快，今天熊猫君分享一个基于AMD AU15P FPGA的SLVS-EC桥PCIe设计方案。

一、方案背景

先说方案的应用背景：众所周知，较为上层的如基于AI的机器视觉应用，大多基于高端的专用SoC、AI专用计算卡等，比如说英伟达（NVIDIA）的一系列高端器件；国内的海思（Hisilicon）、瑞星微（RockChip）等。在工业和科研应用领域，一些超高速或超大面阵的图像传感器因输出图像需要极大带宽的缘故，常常采用SLVS-EC接口输出，为解决专用芯片无法直接支持SLVS-EC输入的问题，这个SLVS-EC桥接到PCIe的设计方案便应运而生。

二、FPGA选型

桥接型的方案，除了需要实现基本功能外，还要求功耗低、面积小且成本不要太高。那么咱们先看这些SLVS-EC输出的图像传感器，大多都是基于SLVS-EC Spec 2.0规范，8-Lanes输出，Lane速率4.752Gbps。那么对桥接FPGA的基本要求是：

（1）8对高速Serdes实现8-Lanes 4.752Gbps SLVS-EC数据接收；

（2）至少PCIe Gen3 x4输出采集到的数据；

（3）PCIe采用Stream模式对主控的控制要求太高（主要是熊猫君在这种几乎满带宽情况下没怎么调好过，所以不敢推荐Stream模式），因此采用Memory Map模式，因此需要至少32位宽的DDR缓存。

那么，能够同时满足12对高速Serdes，可接DDR缓存，封装小且功耗低的器件，截止本文发布，似乎只有AU15P用起来刚刚好。其资源如下图所示：12对Serdes，PCIe用去4对，还有8对可用来接入SLVS-EC，170K的逻辑、144个RAM36K，实现PCIE、SVLS-EC和DDR控制器能用上65%~75%，也是刚刚好。器件选用SBVB484（19mm×19mm）封装，全功能运行功耗3W左右，均比较合适。

当然，如果是图像传感器是4-LANEs SVLS-EC输出，也可以支持两颗Sensor同时接入。

三、软件设计

本文以接入两颗4-Lanes SLVS-EC图像传感器为例，描述软件设计架构。

如图所示：

（1）SoC配置和控制Sensor时序，FPGA接收SLVS-EC接口数据并可经PCIE接口输出，相当于是数据透传；

（2）SoC通过PCIe接口（XDMA）控制FPGA各模块和读取FPGA各模块的状态，FPGA相当于是SoC的一个外设；

（3）XDMA配置为AXI Memory Mapped模式，SoC在收到XDMA给出的数据中断后读取图像数据。

1、SLVS-EC接收模块

SLVS-EC接收模块的设计框图如下：

SLVS-EC的物理层支持1-Lane/2-Lanes/4-Lanes/8-Lanes 的 SLVS-EC 数据通道输入。SLVS-EC 核心组件由 RX 协议解析状态机、packet Parser 和字节到像素的转换等模块构成，实现如Packet Header、Packet Footer等链路层功能和链路层协议管理等功能。支持的数据格式有 RAW8、RAW10、RAW12、RAW14、RAW16。

2、XDMA配置

通过AMD官方IP XMDMA实现PCIe传输。Vivado下关键配置如下图：