项目详细描述

目录

一、SOC智能游戏机(集创赛-西南赛区三等奖)

二、AXI2AHB Bridge

三、基于FPGA智能导盲拐杖(FPGA竞赛全国二等奖)

三、基于FPGA的倾角监测系统

四、图像压缩核心算法


一、SOC智能游戏机(集创赛-西南赛区三等奖)

        本系统基于安路 EG4S20 FPGA 平台上构建嵌入式 Cortex-M0 软核,利用 AHB-lite总线将各种外设与Cortex-M0 相连接,搭建一个完整的 SoC 系统,共有贪吃蛇、飞行小鸟2个游戏。有丰富的人机交互功能,里面包含了基于UART协议的角度传感器、防沉迷(SIM900A)、语音识别;基于I2C协议的手势识别等,除此之外还有 VGA、HDMI、震感反馈、摇杆、矩阵键盘、音乐播放等。

视频链接:VID_20230830_090939_哔哩哔哩_bilibili


二、AXI2AHB Bridge

        实现一个可靠的AXI到AHB异步桥,允许在不同的时钟域之间进行数据传输。采用了AXI 3.0和AHB 3.0协议,并在设计中引入了异步FIFO来处理跨时钟域传输的挑战。模块主要包括CMD模块、CTRL模块、WDATA模块和RDATA模块。CMD模块对读写指令进行轮询仲裁,并转换成AHB协议格式。CTRL模块根据读写指令,控制WDATA模块和RDATA模块进行读写操作。能将AXI Master的写数据转换为AHB协议的格式发送到AHB Slave端口,并能正确读回AHB Slave的Response。

        设计文档正在完善,目前整理了握手信号图。

图1 axi2ahb握手信号

  1. axi_valid:axi master发送的信号,包含读/写两个信号,在仿真里模拟。
  2. axi_ready:轮询信号为写 && cmd_fifo没满,包含读/写两个信号。
  3. cmd_valid:cmd_fifo不为空就输出一组读/写命令。
  4. cmd_finish:CTRL模块发送的ready信号,代表一帧数据传输完成,可以准备接收下一帧。
  5. axi_wvalid:写通道数据有效,在仿真里模拟。
  6. axi_wready:说明wdata_fifo有空间,axi master可以往里写数据
  7. wdata_ready:说明wdata_fifo里有数据,可以往外写给ahb slave
  8. wdata_phase:说明数据正在写传输,处于NONSEQ或SEQ的传输状态。
  9. ahb_hready:ahb模块就绪信号,在仿真里模拟。
  10. axi_bvalid:写响应信号有效,即b_fifo内有效数据
  11. axi_bready:axi准备好接收写响应。
  12. axi_rready:axi准备好接收读数据(包含读响应)
  13. axi_rvalid:只要r_data_fifo里有一个完整的burst数据,那就可以发
  14. rdata_ready:反馈给ctrl模块,用于判断r_data_fifo是否有空间接收下一个burst
  15. rdata_phase:说明数据正在读传输,处于NONSEQ或SEQ的传输状态。

三、基于FPGA智能导盲拐杖(FPGA竞赛全国二等奖)

        本系统主要由安路平台的FPGA开发板EG4S20BG256开发板作为主控中心,由 Arduino UNO 作为控制霍尔电机的控制板,由BASYS 2开发板作为盲人家中的辅助板。由FPGA主控中心,实时导航、小车驱动、红绿灯检测、LORA无线传输和超声波避障部分组成,具有摔倒检测、紧急求救、语音报时、消遣娱乐等功能。

        FPGA主控中心主要对各种传感器进行数据采集、数据分析、数据处理、动力设备的驱动。语音输入目的地控制GSM 模块发起 http 请求,从百度 LBS 开放平台获取导航数据,GPS模块辅助定位和超声波、红外线辅助避障的自主导航;通过自主设计的 LORA 模块将盲人和家中信息互联。Arduino 开发板通过PID 算法实现智能拐杖速度、位置、方向的精准控制。心率等身体健康数据发至安路 FPGA 核心板后将心率通过 LORA 实时发至 BASYS 2开发板供家人查看。


三、基于FPGA的倾角监测系统

        基于xilinx XC7Z010CLG400 FPGA平台实现,通过uart协议采样角度信息,将数据发送到fpga开发板进行处理,再通过HDMI显示。

基于FPGA的倾角检测系统(倾角监测,短信提示,定位信息显示等功能)_fpga像素时钟计算_内有小猪卖的博客-CSDN博客


四、图像压缩核心算法

        基于H.264视频标准编码设计2D DCT变换模块,实现多种不同性能及成本的DCT变换单元IP。根据功能需求,将模块划分为运算模块、缓存模块和顶层模块。方案一可提高模块性能,通过可变的行列读写标志,在4周期内完成2D DCT变换,其处理性能提高1倍。方案二可降低模块实现的成本,通过复用1D变换的计算逻辑和存储模块,在8周期内完成变换,其面积降低50%。

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