时钟指南

每个 FPGA 架构都为时钟提供有专用资源。掌握 FPGA 架构中的时钟资源，使您能够规划好自己的时钟，从而实现时钟

资源的最佳利用。大多数设计无需您了解这些细节。但如果您能够控制布局，同时对每个时钟域上的扇出有良好的思

路，就可以根据下面的时钟详情，研究出多种备选方案。如果您决定使用任何时钟资源，就需要具体地实例化相应的

时钟元件。

UltraScale 器件时钟

与此前的器件架构相比， UltraScale 器件拥有不同的时钟结构；同时使全局时钟与区域时钟之间的界限变得模糊。

UltraScale 器件没有像在 7 系列中见到的区域时钟缓存，取而代之的是公用缓存与时钟布线结构，无论负载是本地 / 区

域还是全局的。

UltraScale 器件具有跨器件的固定的较小时钟区域，并且时钟区域在水平方向上不再跨越器件宽度的一半。在每个

UltraScale 器件上每个时钟区域的数量不同。每个时钟区域包含一个时钟网络布线，它分为 24 个垂直和水平布线轨道

和 24 个垂直和水平分布轨道。下图显示了具有 36 个时钟区域 （ 6 列 x 6 行）的器件。同等的 7 系列器件有 12 个时钟

区域 （ 2 列 x 6 行）。