初学stm32 --- 时钟配置

stm32时钟系统

时钟源

（1） 2 个外部时钟源：

（2）2 个内部时钟源：

锁相环 PLL

PLLXTPRE： HSE 分频器作为 PLL 输入 (HSE divider for PLL entry)

PLLSRC： PLL 输入时钟源 (PLL entry clock source)

PLLMUL： PLL 倍频系数 (PLL multiplication factor)

系统时钟 SYSCLK

APB1 总线时钟

APB2 总线时钟

时钟信号输出 MCO

RCC相关配置寄存器

stm32时钟系统

图中A表示其他电路需要的输入源时钟信号；B为一个特殊的振荡电路“PLL”,由几个部分构成；C为重点要关注的MCU内的注释中“SYSCLK”; AHB预分配器将SYSCLK分频或不分频后分发给其他外设进行处理，包括到F部分的Cortex-M内核系统时钟。D和E部分分别为定时器等外设的时钟源APB/APB2。G是STM32的时钟输出功能。

时钟源

对于STM32F1，输入时钟源主要包括HSI，HSE，LSI，LSE。其中，从时钟频率来可以分为高速时钟源和低速时钟源，其中HSI、HSE高速时钟，LSI、LSE是低速时钟。从来源可分为外部时钟源和内部时钟源，外部时钟源就是从外部通过接晶振的方式获取时钟源，其中 HSE 和 LSE 是外部时钟源；其他是内部时钟源，芯片上电即可产生，不需要借助外部电路。

（1） 2 个外部时钟源：

高速外部震荡器HSE(High Speed External Clock signal)

外接石英/陶瓷谐振器，频率为 4MHz~16MHz。本开发板使用的是 8MHz。

低速外部振荡器 LSE (Low Speed External Clock signal)

外接 32.768kHz 石英晶体，主要作用于 RTC 的时钟源。

（2）2 个内部时钟源：

高速内部振荡器 HSI(High Speed Internal Clock signal)

由内部 RC 振荡器产生，频率为 8MHz。

低速内部振荡器 LSI(Low Speed Internal Clock signal)

由内部 RC 振荡器产生，频率为 40kHz，可作为独立看门狗的时钟源

芯片上电时默认由内部的 HSI 时钟启动，如果用户进行了硬件和软件的配置，芯片才会根据用户配置调试尝试切换到对应的外部时钟源，所以同时了解这几个时钟源信号还是很有必要的。

锁相环 PLL

锁相环是自动控制系统中常用的一个反馈电路，在 STM32 主控中，锁相环的作用主要有两个部分：输入时钟净化和倍频。前者是利用锁相环电路的反馈机制实现，后者我们用于使芯片在更高且频率稳定的时钟下工作。

在 STM32 中，锁相环的输出也可以作为芯片系统的时钟源。根据图 1 的时钟结构，使用锁相环时只需要进行三个部分的配置。为了方便查看，截取了使用 PLL 作为系统时钟源的配置部分，如图 2 所示。

图 2 借用了在 CubeMX 下用锁相环配置 72MHz 时钟的一个示例：

PLLXTPRE： HSE 分频器作为 PLL 输入 (HSE divider for PLL entry)

即图2在标注为①的地方，它专门用于 HSE， ST 设计它有两种方式，并把它的控制功能放在 RCC_CFGR 寄存器中，我们引用如图3。

从 F103 参考手册可知它的值有两个：一是 2 分频，另一种是 1 分频（不分频）。经过 HSE 分频器处理后的输出振荡时钟信号比直接输入的时钟信号更稳定。

PLLSRC： PLL 输入时钟源 (PLL entry clock source)

图2中②表示的是 PLL 时钟源的选择器，同样的，参考 F103 参考手册：

它有两种可选择的输入源：设计为 HSI 的二分频时钟，另一个是 A 处的 PLLXTPRE 处理后的 HSE 信号。

PLLMUL： PLL 倍频系数 (PLL multiplication factor)

图2中③所表示的配置锁相环倍频系数，同样地可以查到在 STM32F1 系列中， ST 设置它的有效倍频范围为 2~16 倍。

结合图 2，要实现 72MHz 的主频率，我们通过选择 HSE 不分频作为 PLL 输入的时钟信号，即输入 8Mhz，通过标号③选择倍频因子,可选择 2-16 倍频，我们选择 9 倍频，这样可以得到时钟信号为 8*9=72MHz。

系统时钟 SYSCLK

STM32 的系统时钟 SYSCLK 为整个芯片提供了时序信号。我们已经大致知道 STM32 主控是时序电路链接起来的。对于相同的稳定运行的电路，时钟频率越高，指令的执行速度越快，单位时间能处理的功能越多。 STM32 的系统时钟是可配置的，在 STM32F1 系列中，它可以为HSI、 PLLCLK、 HSE 中的一个，通过 CFGR 的位 SW[1:0]设置。

讲解 PLL 作为系统时钟时，根据我们开发板的资源，可以把主频通过 PLL 设置为 72MHz。仍使用 PLL 作为系统时钟源，如果使用 HSI/2，那么可以得到最高主频 8MHz/2*16=64MHz。

从上面的图 2 时钟树图可知， AHB、 APB1、 APB2、内核时钟等时钟通过系统时钟分频得到。根据得到的这个系统时钟，下面我们结合外设来看一看各个外设时钟源

看图5 STM32F103 系统时钟，标号 C 为系统时钟输入选择，可选时钟信号有外部高速时钟 HSE(8M)、内部高速时钟 HSI(8M)和经过倍频的 PLL CLK(72M)，选择 PLL CLK 作为系统时钟，此时系统时钟的频率为 72MHz。系统时钟来到标号 D 的 AHB 预分频器，其中可选择的分频系数为 1， 2， 4， 8， 16， 32， 64， 128， 256，我们选择不分频，所以 AHB 总线时钟达到最大的 72MHz。

下面介绍一下由 AHB 总线时钟得到的时钟：

APB1 总线时钟

由 HCLK 经过标号 E 的低速 APB1 预分频器得到，分频因子可以选择 1， 2， 4， 8， 16，这里我们选择的是 2 分频，所以 APB1 总线时钟为 36M。由于 APB1 是低速总线时钟，所以 APB1 总线最高频率为 36MHz，片上低速的外设就挂载在该总线上，例如有看门狗定时器、定时器 2/3/4/5/6/7、 RTC 时钟、 USART2/3/4/5、 SPI2(I2S2)与 SPI3(I2S3)、 I2C1 与 I2C2、CAN、 USB 设备和 2 个 DAC。

APB2 总线时钟

由 HCLK 经过标号 F 的高速 APB2 预分频器得到，分频因子可以选择 1， 2， 4， 8， 16，这里我们选择的是 1 即不分频，所以 APB2 总线时钟频率为 72M。与 APB2 高速总线链接的外设有外部中断与唤醒控制、 7 个通用目的输入/输出口(PA、 PB、 PC、 PD、 PE、 PF和 PG)、定时器 1、定时器 8、 SPI1、 USART1、 3 个 ADC 和内部温度传感器。其中标号 G 是ADC 的预分频器。

此外， AHB 总线时钟直接作为 SDIO、 FSMC、 AHB 总线、 Cortex 内核、存储器和 DMA 的HCLK 时钟，并作为 Cortex 内核自由运行时钟 FCLK。

标号 H 是 USBCLK，是一个通用串行接口时钟，时钟来源于 PLLCLK。 STM32F103 内置全速功能的 USB 外设，其串行接口引擎需要一个频率为 48MHz 的时钟源。该时钟源只能从PLL 输出端获取，可以选择为 1.5 分频或者 1 分频，也就是，当需要使用 USB 模块时， PLL 必须使能，并且时钟频率配置为 48MHz 或 72MHz。

标号 I 是 MCO 输出内部时钟， STM32 的一个时钟输出 IO(PA8)，它可以选择一个时钟信号输出，可以选择为 PLL 输出的 2 分频、 HSI、 HSE、或者系统时钟。这个时钟可以用来给外部其他系统提供时钟源。

标号 J 是 RTC 定时器，其时钟源为 HSE/128、 LSE 或 LSI。