FPGA实战篇（IP核之MMCM/PLL实验）

1.MMCM/PLL IP 核简介

锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。Xilinx 7 系列器件中具有时钟管理单元 CMT 时钟资源， xc7z020 芯片内部有 4 个 CMT ， xc7z010 芯片内部有 2 个 CMT ，为设备提供强大的系统时钟管理以及高速 I/O 通信的能力。

在本实验中，读者可以简单地理解为：外部时钟连接到具有时钟能力的输入引脚 CCIO （ Clock-Capable Input），进入 MMCM/PLL ，产生不同频率和不同相位的时钟信号，然后驱动全局时钟资源 BUFG 。但是要进行更深入的 FPGA 开发，就必须理解器件的时钟资源架构。

2.实验任务

本节实验任务是使用 Zynq 开发板输出 4 个不同时钟频率或相位的时钟，并在 Vivado 中进行仿真以验证结果，最后生成比特流文件并将下载到开发板上，使用示波器来测量时钟的频率。

3.硬件设计

本章实验将 Clocking Wizard IP 核产生的 4 个时钟 100MHz 、 100MHz_180deg 、 50MHz 、 25MHz ，连接到开发板的 J3 扩展口 IO 上，分别是第 9 、 10 、 11 、 12 号脚。扩展口原理图如下图所示：

本实验中，各端口信号的管脚分配如下表所示：

4.程序设计

我们首先创建一个空的工程，工程名为“ip_clk_wiz ”。接下来添加 PLL IP 核。在 Vivado 软件的左侧 “Flow Navigator ”栏中单击“ IP Catalog ”，“ IP Catalog ”按钮以及单击后弹出的“ IP Catalog ”窗口如下图所示。

打开“IP Catalog” 窗口后，在搜索栏中输入 “clock” 关键字，可以看到 Vivado 已经自动查找出了与关键字匹配的 IP 核名称，如下图所示。

我们双击“FPGA Features and Design ”→“ Clocking ”下的“ Clocking Wizard ”，弹出 “Customize IP” 窗口，如下图所示。

接下来就是配置 IP 核的时钟参数。最上面的“ Component Name ”一栏设置该 IP 元件的名称，这里保持默认即可。在第一个“Clocking Options” 选项卡中， “Primitive” 选项用于选择是使用 MMCM 还是 PLL 来输出不同的时钟，对于我们的本次实验来说，MMCM 和 PLL 都可以完成，这里我们可以保持默认选择 MMCM 。

需要修改的是最下面的“Input Clock Information” 一栏，把 “Primary” 时钟的输入频率修改为我们开发板的核心板上的晶振频率 50MHz ，其他的设置保持默认即可，如下图所示。

接下来切换至“Output Clocks ”选项卡，在“ Output Clock ”选项卡中，勾选前 4 个时钟，并且将其“ Output Freq(MHz)”分别设置为 100 、 100 、 50 、 25 ，注意，第 2 个 100MHz 时钟的相移“ Phase(degrees) ”一栏要设置为 180 。其他设置保持默认即可，如下图所示。

“Port Renaming ”选项卡主要是对一些控制信号的重命名。这里我们只用到了锁定指示 locked 信号，其名称保持默认即可，如下图所示。

“MMCM Setting ”选项卡展示了对整个 MMCM/PLL 的最终配置参数，这些参数都是根据之前用户输入的时钟需求由 Vivado 来自动配置， Vivado 已经对参数进行了最优的配置，在绝大多数情况下都不需要用户对它们进行更改，也不建议更改，所以这一步保持默认即可，如下图所示。

最后的“Summary ”选项卡是对前面所有配置的一个总结，在这里我们直接点击“ OK ”按钮即可，如下图所示。

接着就弹出了“Genarate Output Products ”窗口，我们直接点击“ Generate ”即可，如下图所示。

之后我们就可以在“Design Run ”窗口的“ Out-of-Context Module Runs ”一栏中出现了该 IP 核对应的 run“ clk_wiz_0_synth_1 ”，其综合过程独立于顶层设计的综合，所以在我们可以看到其正在综合，如下图所示。

在其Out-of-Context 综合的过程中，我们就可以开始编写代码了。首先打开 IP 核的例化模板，在“ Source ” 窗口中的“IP Sources ”选项卡中，依次用鼠标单击展开“ IP ” -“clk_wiz_0”- “ Instantitation Template ”，我们可以看到“clk_wiz.veo ”文件，它是由 IP 核自动生成的只读的 verilog 例化模板文件，双击就可以打开它，在例化时钟 IP 核模块的时钟，可以直接从这里拷贝，如下图所示。

我们接下来创建一个 verilog 源文件，其名称为 ip_clk_wiz.v ，代码如下：

1 module ip_clk_wiz(
2 input sys_clk , //系统时钟
3 input sys_rst_n , //系统复位，低电平有效
4 //输出时钟
5 output clk_100m , //100Mhz 时钟频率
6 output clk_100m_180deg, //100Mhz 时钟频率,相位偏移 180 度
7 output clk_50m , //50Mhz 时钟频率
8 output clk_25m //25Mhz 时钟频率
9 );
10
11 //*****************************************************
12 //** main code
13 //*****************************************************
14
15 wire locked;
16
17 //MMCM/PLL IP 核的例化
18 clk_wiz_0 clk_wiz_0
19 (
20 // Clock out ports
21 .clk_out1_100m (clk_100m), // output clk_out1_100m
22 .clk_out2_100m_180 (clk_100m_180deg), // output clk_out2_100m_180
23 .clk_out3_50m (clk_50m), // output clk_out3_50m
24 .clk_out4_25m (clk_25m), // output clk_out4_25m
25 // Status and control signals
26 .reset (~sys_rst_n), // input reset
27 .locked (locked), // output locked
28 // Clock in ports
29 .clk_in1 (sys_clk) // input clk_in1
30 ); 
31
32 endmodule

程序中例化了 clk_wiz_0 ，把 FPGA 的系统时钟 50Mhz 连接到 clk_wiz_0 的 clk_in1 ，系统复位信号连接到 clk_wiz_0 的 reset ，由于时钟 IP 核默认是高电平复位，而输入的系统复位信号 sys_rst_n 是低电平复位，因此要对系统复位信号进行取反。clk_wiz_0 输出的 4 个时钟信号直接连接到顶层端口的四个时钟输出信号。

我们接下来先对代码进行仿真，TestBench 代码如下：

1 `timescale 1ns / 1ps
2 
3 module tb_ip_clk_wiz();
4 
5 reg sys_clk;
6 reg sys_rst_n;
7 
8 wire clk_100m; 
9 wire clk_100m_180deg;
10 wire clk_50m; 
11 wire clk_25m; 
12
13 always #10 sys_clk = ~sys_clk;
14
15 initial begin
16 sys_clk = 1'b0;
17 sys_rst_n = 1'b0;
18 #200
19 sys_rst_n = 1'b1;
20 end
21
22 ip_clk_wiz u_ip_clk_wiz(
23 .sys_clk (sys_clk ),
24 .sys_rst_n (sys_rst_n ),
25
26 .clk_100m (clk_100m ),
27 .clk_100m_180deg (clk_100m_180deg),
28 .clk_50m (clk_50m ),
29 .clk_25m (clk_25m ) 
30 );
31
32 endmodule

对模块进行仿真的方法这里不再赘述，仿真后得到的波形如下图所示：

由上图可知，locked 信号拉高之后，锁相环开始输出 4 个稳定的时钟。 clk_100m 和 clk_100m_180deg 周期都为 10ns ，即时钟频率都为 100Mhz ，但两个时钟相位偏移 180 度，所以这两个时钟刚好反相； clk_50m 周期为 20ns ，时钟频率为 50Mhz ； clk_25m 周期为 40ns ，时钟频率为 25Mhz 。也就是说，我们创建的锁相环从仿真结果上来看是正确的。

5.下载验证

编译工程并生成比特流.bit 文件后，此时把将下载器一端连接电脑，另一端与开发板上的 JTAG 下载口连接，连接电源线，并打开开发板的电源开关。

点击 Vivado 左侧“ Flow Navigator ”窗口最下面的“ Open Hardware Manager ”，如果此时 Vivado 软件识别到下载器，则点击“Hardware” 窗口中“ Progam Device ”下载程序，在弹出的界面中选择“ Program ” 下载程序。程序下载完成后，接下来我们使用示波器测量开发板 J3 扩展口的第 9 、 10 、 11 、 12 号脚。示波器测试依次为 U20（100MHz ）、T20（ 100MHz_180 ）、P19（ 50MHz ）和 N18（ 25MHz ）。

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