#Verilog HDL# Verilog中的ifdef/ifndef/else等用法

目录

示例1:

示例2:

 示例3:

示例4:


通过示例讲解,`ifdef/`ifndef/`elsif/`else/`endif 的用法

示例1:
// Style #1: Only single `ifdef
`ifdef <FLAG>
	// Statements
`endif

// Style #2: `ifdef with `else part
`ifdef <FLAG>
	// Statements
`else
	// Statements
`endif

// Style #3: `ifdef with additional ifdefs
`ifdef <FLAG1>
	// Statements
`elsif <FLAG2>
	// Statements
`elsif <FLAG3>
	// Statements
`else
	// Statements
`endif
示例2:

module tb;
  initial begin

`ifdef MACRO1
    $display ("This is MACRO1");

`elsif MACRO2
    $display ("This is MACRO2");

`endif
  end
endmodule
 示例3:
module tb;
  initial begin

`ifndef MACRO1
    $displ

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