不同频点的时序参数配置说明

LPDDR4 时序参数

LP4的时序参数从JEDEC颗粒文档可以检索到读写的时序参数如下：

此图主要关注不同频点对应的RL和WL。注意在是否使能DBI的情况，read latency会有差距。所以在配置DDRC的DFI参数时需要注意此点。

与LPDDR4各频点的时序相关的MR寄存器是MR2和MR3：

在MR2寄存器中，WL位域没什么好说的，按照x8 或者x16直接配就好了。
RL位域同样要注意DBI使能的影响：

MR3寄存器有关于WDBI和RDBI的配置：

DFI 参数对应配置

DFI参数需要根据颗粒配置的WL和RL的值去对应配置一些DFI接口的时序参数，以确保读写正常，下图介绍了需要配置的写时序和读时序参数：

写时序要注意，LP4情况下tDQSS的值为1，WL需要对应+1

DDR3/4

DDR3和DDR4的 WL/RL对应为spec中的CWL和CL，DDR3和DDR4的MR寄存器配置相同，为MR0和MR2
MR0配置CL：

上图为DDR3，下图为DDR4

下图MR2配置CWL:

上图DDR3，下图DDR4

另外，DDR3没有DBI功能，DD4有DBI功能，下图为DDR4 DBI使能的MR寄存器：

DDR4 使能DBICL的时序也需要对应变化，但是我在实践中没有更改时序读写也没问题，待确认

DBI功能说明，MC控制DBI情况

WDBIE：

RDBIE：

WDBIE+RDBIE：