大家好,欢迎来到今天的总线学习时间!如果你对电子设计、特别是FPGA和SoC设计感兴趣，那你绝对不能错过我们今天的主角——AXI4总线。作为ARM公司AMBA总线家族中的佼佼者，AXI4以其高性能和高度可扩展性，成为了现代电子系统中不可或缺的通信桥梁。
上课时我们讲了AXI的额外的控制信息，本章节继续讲解AXI的 "原子访问" ：独占访问（Exclusive Access）和锁定访问（Locked Access）。
这里会有一系列的课程，和大家分享AMBA总线家族，欢迎大家一起学习，收藏点赞。
系列文章
【总线】AMBA总线架构的发展历程-CSDN博客
【总线】设计fpga系统时，为什么要使用总线？-CSDN博客
【总线】AXI总线：FPGA设计中的通信骨干-CSDN博客
【总线】AMBA总线家族的明星成员：AXI协议简介-CSDN博客
【总线】AXI4第一课时：揭秘AXI4总线的五大独立通道-CSDN博客
【总线】AXI4第二课时：深入AXI4总线的基础事务-CSDN博客
【总线】AXI4第三课时：握手机制-CSDN博客
【总线】AXI4第五课时：信号描述-CSDN博客
【总线】AXI4第六课时：寻址选项深入解析-CSDN博客
【总线】AXI4第七课时：AXI的额外的控制信息（PROT和CACHE）-CSDN博客
【总线】AXI4第八课时：介绍AXI的 “原子访问“ ：独占访问（Exclusive Access）和锁定访问（Locked Access）-CSDN博客
这些机制对于实现复杂的内存操作和确保数据的一致性非常重要。下面我先通过举例来帮助理解这些概念。
举例理解
独占访问（Exclusive Access）
独占访问是一种机制，允许一个主设备（如CPU）告诉系统它想要对某个内存位置进行一系列操作，而这些操作不希望被其他设备干扰。这种访问通常用于实现信号量（semaphore）或锁（lock）的逻辑。
例子：假设有两个CPU核心，它们都需要修改内存中的同一个变量。如果第一个核心开始读取这个变量并计划更新它，它可以使用独占访问来确保在它完成更新之前，第二个核心不能访问这个变量。这样，第一个核心就可以执行如下操作：
- 发送一个独占读取请求到内存。
- 内存响应并记录这个核心的请求。
- 第一个核心随后发送一个独占写入请求，如果在此期间没有其他核心访问过这个地址，内存就会接受这个写入请求并更新数据。
如果第二个核心尝试访问这个地址，它会收到一个失败的响应，因为它不是第一个发出独占请求的核心。
锁定访问（Locked Access）
锁定访问是一种机制，确保一系列操作在没有其他干扰的情况下完成。这通常用于需要顺序执行多个步骤的场景，例如，当一个核心需要更新多个连续的内存位置时。
例子：假设有一个核心需要更新一个结构体中的几个字段，这些字段位于内存中的连续位置。为了避免在更新过程中其他核心读取或修改这些字段，核心可以使用锁定访问：
- 核心发送一个锁定读取请求到内存。
- 内存响应并确保在锁定序列完成之前，不会接受来自其他核心的访问请求。
- 核心按顺序发送锁定写入请求来更新每个字段。
- 一旦所有更新完成，核心发送一个解锁请求，内存随后解除锁定状态。
在这个锁定序列中，即使其他核心尝试访问这些内存位置，它们也会被告知当前这些位置被锁定，不能进行访问。
原理
原子访问
关于原子访问
为了支持原子访问原语的实现，ARLOCK[1:0] 或 AWLOCK[1:0] 信号提供了独占访问和锁定访问。表显示了ARLOCK[1:0] 和 AWLOCK[1:0] 信号的编码。
原子访问编码
| ARLOCK[1:0] | AWLOCK[1:0] | 访问类型 |
| b00 | b00 | 普通访问 |
| b01 | b01 | 独占访问 |
| b10 | b10 | 锁定访问 |
| b11 | b11 | 保留 |
独占访问
独占访问机制允许实现信号量类型的操作，而无需要求总线在整个操作期间被特定主设备锁定。独占访问的优点是，信号量类型的操作不会影响关键的总线访问延迟或可达到的最大带宽。
ARLOCK[1:0] 或 AWLOCK[1:0] 信号选择独占访问，RRESP[1:0] 或 BRESP[1:0] 信号指示独占访问的成功或失败。
从设备必须有额外的逻辑来支持独占访问。AXI协议提供了一个故障安全机制，以指示当一个主设备尝试对不支持它的从设备进行独占访问时。
独占访问过程
独占访问的基本过程如下：
主设备对地址位置执行独占读取。
在某个后续时间点，主设备尝试通过在同一地址位置执行独占写入来完成独占操作。
主设备的独占写入访问被标记为：
如果在读取和写入访问之间没有其他主设备写入该位置，则为成功。
如果在读取和写入访问之间有其他主设备写入了该位置，则为失败。在这种情况下，地址位置不会被更新。
请注意，主设备可能不会完成独占操作的写入部分。独占访问监控硬件必须仅监控每个事务ID的一个地址。因此，如果主设备没有完成独占操作的写入部分，随后的独占读取将改变被监控的地址。
主设备视角的独占访问
主设备通过执行独占读取来启动独占操作。这通常会从从设备返回EXOKAY响应，表示从设备记录了要监控的地址。
请注意，如果主设备尝试对不支持独占访问的从设备执行独占读取，从设备将返回OKAY响应而不是EXOKAY响应。主设备可以将此视为错误情况，表示不支持独占访问。建议主设备不要执行这部分独占操作的写入部分。
在独占读取之后的一些时间点，主设备尝试对同一位置执行独占写入。如果自独占读取以来该位置没有变化，独占写入操作就会成功。从设备返回EXOKAY响应，独占写入更新内存位置。
如果自独占读取以来地址位置已经改变，独占写入尝试将失败，从设备返回OKAY响应而不是EXOKAY响应。独占写入尝试不会更新内存位置。
主设备可能不会完成独占操作的写入部分。如果发生这种情况，从设备将继续监控地址的独占性，直到另一个独占读取启动新的独占访问。
主设备在读取部分完成后，不得开始独占访问的写入部分。
从设备视角的独占访问
不支持独占访问的从设备可以忽略 ARLOCK[1:0] 和 AWLOCK[1:0] 信号。它必须为普通和独占访问提供OKAY响应。
支持独占访问的从设备必须具有监控硬件。建议这样的从设备为每个可以访问它的独占功能主设备ID都有一个监控单元。单端口从设备可以有一个标准独占访问监控器在从设备外部，但多端口从设备可能需要内部监控。
独占访问监控器记录任何独占读取操作的地址和 ARID 值。然后它监控该位置，直到对该位置发生写入或直到另一个具有相同 ARID 值的独占读取将监控器重置为不同的地址。
当发生具有给定 AWID 值的独占写入时，监控器检查是否该地址正在被监控独占性。如果是，那么这意味着自独占读取以来该位置没有发生写入，独占写入继续进行，完成独占访问。从设备返回EXOKAY响应给主设备。
如果地址在独占写入时不再被监控，这意味着以下之一：
自独占读取以来，该位置已被更新。
监控器已被重置为另一个位置。
在这两种情况下，独占写入不得更新地址位置，从设备必须返回OKAY响应而不是EXOKAY响应。
独占访问限制
以下限制适用于独占访问：
具有给定ID的独占写入的大小和长度必须与具有相同ID的前一个独占读取的大小和长度相同。
独占访问的地址必须与事务中的总字节数对齐。
独占读取和独占写的地址必须相同。
独占访问的读取部分的 ARID 字段必须与写入部分的 AWID 匹配。
独占访问的读取和写入部分的控制信号必须相同。
独占访问突发中要传输的字节数必须是2的幂，即1、2、4、8、16、32、64或128字节。
独占突发中可以传输的最大字节数是128。
ARCACHE[3:0] 或 AWCACHE[3:0] 信号的值必须保证监控独占访问的从设备能看到该事务。例如，被从设备监控的独占访问不能有 ARCACHE[3:0] 或 AWCACHE[3:0] 值，表明该事务是可缓存的。
未遵守这些限制将导致不可预测的行为。
不支持独占访问的从设备
响应信号 BRESP[1:0] 和 RRESP[1:0] 包括对成功普通访问的OKAY响应和对成功独占访问的EXOKAY响应。这意味着不支持独占访问的从设备可以提供OKAY响应来指示独占访问失败。
请注意，对不支持独占访问的从设备的独占写入总是更新内存位置。
对支持独占访问的从设备的独占写入只有在独占写入成功时才更新内存位置。
锁定访问
当交易的 ARLOCK[1:0] 或 AWLOCK[1:0] 信号显示它是锁定传输时，互连体必须确保只有在来自同一主设备的解锁传输完成之前，才允许该主设备访问从设备区域。互连体中的仲裁器用于执行此限制。
当主设备开始一系列锁定的读写交易时，它必须确保没有其他未完成的交易在等待完成。
任何将 ARLOCK[1:0] 或 AWLOCK[1:0] 设置为表示锁定序列的交易都会强制互连体锁定以下交易。因此，锁定序列必须始终以没有将 ARLOCK[1:0] 或 AWLOCK[1:0] 设置为表示锁定访问的最终交易结束。这个最终交易被包括在锁定序列中，并有效地移除了锁定。
在完成锁定序列时，主设备必须确保所有先前的锁定交易都已完成，然后再发出最终的解锁交易。然后，它必须确保最终解锁交易已完全完成，才能开始任何进一步的交易。
主设备必须确保锁定序列中的所有交易都有相同的 ARID 或 AWID 值。
请注意，锁定访问要求互连体在锁定序列进行时防止任何其他交易发生，因此可能会影响互连体性能。建议仅使用锁定访问来支持旧设备。
推荐但不是强制性的限制包括：
将所有锁定交易序列保持在相同的4KB地址区域。
将锁定交易序列限制为两次交易。
为什么这些机制重要？
- 数据一致性：在多核心系统中，独占访问和锁定访问确保了数据操作的原子性，防止了数据不一致的问题。
- 性能优化：通过减少对共享资源的争用，这些机制可以帮助提高系统的整体性能。
- 复杂操作支持：它们允许实现复杂的同步机制，这对于构建可靠的并发系统至关重要。
理解这些概念对于设计和理解现代多核心处理器中的内存一致性和同步机制非常重要。
