主流先进封装技术介绍
先进封装是指封装集成电路 (IC) 以提高性能的多种创新技术。
本质上，就是将传统封装中被延缓的数据传输速度和被损耗的大量功耗，通过技术和结构的创新极大程度的找回。
1. FO 封装
FO封装包括三大类：
- 核心扇出型（core fan-out）： 核心扇出封装消除了对引线键合或倒装芯片互连的需求，从而提供了改进的 I/O 密度、增强的电气性能和高效的热管理；
- 高密度扇出型（high-density fan-out）： 高密度 (HD) FO 进一步采用了相同的概念，采用先进的重新分布层 (RDL) 和互连结构来实现更高的 I/O 密度；
- 超高密度FO型（ultra highdensity FO）： 超高密度 (UHD) FO 使用更细间距和更高密度的多层 RDL，以在紧凑封装内提高组件集成度、更大带宽和高级功能。UHD FO 通常应用于较大的封装和多芯片集成，使用 IC 基板来弥合扇出封装和印刷电路板 (PCB) 之间的间隙。
2. 晶圆级芯片级封装 (WLCSP)
WLCSP 涉及将 IC 直接封装在晶圆上，从而消除了单独的芯片分割和封装步骤。WLCSP具有紧凑的外形尺寸、增强的电气性能和成本效率，使其成为尺寸、重量和性能至关重要的移动设备和可穿戴设备的理想选择。
3.倒装芯片 fcBGA/CSP
这些技术涉及使用焊料微凸块或铜柱将 IC 正面朝下直接安装到有机基板上。与传统引线键合技术相比，倒装芯片 BGA/CSP 解决方案提供更小的占地面积、更短的互连路径、更高的 I/O 密度以及更高的电气性能。这些特性对于服务器、游戏机和网络设备等 HPC 应用尤其重要。
4. 2.5D/3D 堆叠封装
2.5D/3D 堆叠封装涉及垂直堆叠多个裸片或芯片，形成三维结构。该平台可实现更高的集成度、更高的性能和更小的外形尺寸，使其成为应对人工智能、5G 和 HPC 应用挑战的重要技术。2.5D/3D 堆叠封装中的具体应用包括使用混合键合技术的 CIS、用于更快数据访问和改进内存带宽的 HBM、用于高度集成系统的 3D-SoC 以及用于提高存储密度和容量的 3D NAND。
5. 系统级封装 (SiP)
SiP 是一种将多个 IC 或“小芯片”集成到单个模块中的 AP 类型。这些小芯片可以包括各种组件，例如处理器、存储器、射频 (RF) 收发器和电源管理 IC 在封装内互连。这种高集成度允许将完整的功能系统包含在单个封装内，使 SiP 成为节省空间的解决方案，非常适合外形尺寸和集成度至关重要的应用，例如移动设备和可穿戴设备。SiP 还在设计和制造方面提供了显着的灵活性，因为每个小芯片都可以使用最适合其功能的工艺技术来制造。
6. EMIB 嵌入式硅桥（embedded Si bridges）
将基底技术和硅中介层技术结合起来。它在基板上集成了小的薄层硅桥，用于芯片间的互连，并将桥嵌入封装基板中。如下图所示。EMIB 的概念与 2.5D 封装类似，区别在于没有 TSV。通过该封装技术，可以将不同制程的芯片组合在同一芯片封装之中，凸点间距从 100um 变为 55-36um。因此，该技术的特点是良率高，成本低，且无须额外的工艺需求和设计简单。EMIB 封装技术就跟台积电的Info封装类似，在功能以及设计上大同小异。
7. TSV 硅通孔（Through Silicon Via）
TSV 硅通孔（Through Silicon Via）技术是一项高密度封装技术，正在逐渐取代目前比较成熟的引线键合技术。TSV 技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗，高速通讯，增加宽带和实现器件集成的小型化。
本段的 TSV 硅通孔（Through Silicon Via）技术和下文将要叙述的批量回流模制底部填充（MR-MUF： Mass Reflow-Molded Underfill）先进封装技术，均以 SK 海力士为主宰。
8. 批量回流模制底部填充（MR-MUF）先进封装
在先进封装过程中，海力士率先引入 MR-MUF 回归大规模回流焊工艺，即芯片之间用液态环氧模塑料作为填充材料，导热率比 TC-NCF 中的非导电薄膜高很多。MR-MUF（Mass Reflow Molded Underfill )是将半导体芯片堆叠后，为了保护芯片和芯片之间的电路，在其空间中注入液体形态的保护材料，并固化的封装工艺技术。与每堆叠一个芯片铺上薄膜型材料的方式对比 工艺效率高，散热方面也更有效。
目前随着 HBM 芯片堆叠层数的增加，MR-MUF 技术容易翘曲、导致晶圆末端弯曲、空洞现象（即保护材料在某些区域分布不均匀）的问题引起行业高度关注。SK 海力士方表示，正在推进 TSV 和 MR-MUF 的技术发展。与HBM开发初期相比，他们成功地减少了翘曲现象，目前正在开发克服这一问题的技术。下一步，抉择会聚焦在减少空隙。
9. 非导电薄膜热压缩 TC-NCF
三星在 HBM 封装上，主要采用的是 TC-NCF 非导电薄膜热压缩先进封装技术。在每次堆叠芯片时，都会在各层之间放置一层不导电的粘合膜。该薄膜是一种聚合物材料，用于使芯片彼此绝缘并保护连接点免受撞击。随着发展，三星逐渐减少了 NCF 材料的厚度，将12层第五代 HBM3E 的厚度降至7微米(μm)。该公司认为这种方法的优点是可以最大限度地减少随着层数增加和芯片厚度减小而可能发生的翘曲，使其更适合构建更高的堆栈。
10. 高带宽存储器 (HBM) 和 CoWos
HBM 全称 High Bandwidth Memory，根本而言，是指基于 2.5/3D 先进封装技术，把多块 DRAM Die 像叠罗汉一样堆叠起来的新型存储器。目前，几乎所有的 HBM 系统都高度绑定了台积电先进封装技术 CoWos。
如上图所示，HBM 是由多个 DRAM 堆叠而成，主要利用 TSV（硅通孔）和微凸块（Micro bump）将裸片相连接，多层 DRAM die 再与最下层的 Base die 连接，然后通过凸块（Bump）与硅中阶层（interposer）互联。同一平面内，HBM与 GPU、CPU 或 ASIC 共同铺设在硅中阶层上，再通过 CoWoS 等2.5D先进封装工艺相互连接，硅中介层通过 CuBump连接至封装基板上，最后封装基板再通过锡球与下方 PCB 基板相连。该产品巧妙的设计大大缩小了尺寸面积，容量扩大的同时，实现了高带宽、低延迟、低功耗的效果。
台积电高级总监表示，目前正在针对 HBM4 优化 CoWoS-L 和 CoWoS-R 技术。CoWoS-L 和 CoWoS-R 都使用超过八层，以实现 HBM4 的路由超过2000个互连，并具有[适当的]信号完整性。N12FFC+ 上的 HBM4 基础芯片将有助于使用 TSMC 的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装(SiP)，该技术可提供高达8倍标线尺寸的中介层—足够的空间容纳多达12个 HBM4 内存堆栈。根据台积电的数据，目前 HBM4 可以在 14mA 电流下实现 6GT/s 的数据传输速率。据台积电表示，该公司目前正与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，验证 HBM4 通道信号完整性、IR/EM 和热精度。
11. 3D DRAM(3DS)
与传统的内存单元数组与内存逻辑电路分占两侧的 2D DRAM 存储相比，3D DRAM 是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。采用 3D DRAM 结构可以加宽晶体管之间的间隙，减少漏电流和干扰。
在近日举行的 Memcon 2024上，三星电子公布了关于 3D DRAM 开发的细节。三星电子副社长李时宇在会上详细介绍了 4F2 Square VCT DRAM 及 3D DRAM 的研发进展。据悉，4F2 Square VCT DRAM 是一种基于VCT（垂直沟道晶体管）技术的紧凑型 DRAM 设计。其通过垂直堆叠技术，将 DRAM 单元尺寸比现有的 6F2 Square DRAM 减少约30%，在提高能效的同时大幅降低了单元面积。三星指出，4F2 Square VCT DRAM 的开发需要极高的制造精度和更优质的生产材料，还需要解决新材料的应用问题，如氧化沟道材料和铁电体的研发。据悉，三星电子计划在2025年内部发布 4F2 Square 工艺，并逐步推进 3D DRAM 的研发，预计在2030年之前推出市场。
12. 台积电最新先进封装技术 SoW
在近期的北美技术研讨会上，台积电推出了下一代晶圆系统平台—— CoW-SoW ——该平台将实现与晶圆级设计的3D集成。该技术建立在台积电2020年推出的 InFO_SoW 晶圆级系统集成技术的基础上。到目前为止，只有特斯拉在其 Dojo 超级计算机中采用了这项技术，台积电表示该计算机现已投入生产。
在即将推出的 CoW-SoW 平台中，台积电将在其晶圆系统平台中合并两种封装方法—— InFO_SoW 和集成芯片系统(SoIC)。通过使用晶圆上芯片(CoW)技术，该方法将能够将存储器或逻辑直接堆叠在晶圆上系统之上。据了解，台积电的 CoW-SoW 专注于将晶圆级处理器与 HBM4 内存集成。这些下一代内存堆栈将采用 2048 位接口，这使得将 HBM4 直接集成在逻辑芯片顶部成为可能。同时，在晶圆级处理器上堆叠额外的逻辑以优化成本也可能是有意义的。新的 CoW_SoW 技术预计将在2027年实现大规模生产，但实际产品何时上市还有待观察。
然而行业消息显示，InFO_SoW 技术也有着一定的局限性。例如，使用这种方法制造的晶圆级处理器完全依赖于片上存储器，这可能无法满足未来人工智能的需求（但目前来说很好）。CoW-SoW 将解决这个问题，因为它将允许将 HBM4 放置在此类晶圆上。此外，InFO_SoW 晶圆采用单节点加工，该节点不支持 3D 堆叠，而 CoW-SoW 产品将支持 3D 堆叠。
13. 异构和小芯片中的 Chiplet 和混合键合
行业消息显示，在当下先进的封装市场中，异构和小芯片代表了半导体设计和封装的范式转变。异构概念涉及结合不同的材料、工艺和设备来创建一个统一的系统。这种方法可以将多种功能小芯片无缝集成在单个封装上，从而释放半导体设计和制造的新可能性。其中，Chiplet 和混合键合成为行业焦点。
Chiplet
据悉，Chiplet 是异构的一个基本方面。行业人士表示，小芯片方法代表了一种新兴的半导体设计理念，它将两个或多个分立芯片组合在分解的 SiP 设计中。与可能的单片替代方案相比，小芯片提供了更大的设计灵活性、更快的上市时间、更高的良率和经济效益。小芯片的功能涵盖典型处理器 SoC 中的基本知识产权 (IP) 块，包括中央处理单元 (CPU)、图形处理单元 (GPU)、神经处理单元 (NPU)、I/O 和内存控制器以及接口、高速缓存存储器和模拟功能（SerDes、PLL、DAC、ADC、PHY 等）。
目前Chiplet已成为算力芯片的主流方案，AMD、Intel 等半导体巨头共同成立了 UCIe 产业联盟，NvdiaA100/H100、AMD MI300 等主流产品均采用了 Chiplet 方案，国内算力芯片厂商亦在快速跟进。
混合键合
混合键合则是一项新技术，可以实现半导体器件的垂直堆叠，从而可显著提高器件的性能、功能和可靠性。它是异构的关键推动者，可在键合过程中提供卓越的精度和可靠性。混合键合可确保小芯片之间牢固可靠的连接，从而增强它们在先进封装平台中的集成。这项技术开启了半导体设计的新可能性，使得开发曾经被认为不可能的尖端解决方案成为可能。
和可靠性。混合键合可确保小芯片之间牢固可靠的连接，从而增强它们在先进封装平台中的集成。这项技术开启了半导体设计的新可能性，使得开发曾经被认为不可能的尖端解决方案成为可能。
混合键合是一项尖端技术，可实现多种芯片架构，满足 HPC、人工智能、服务器和数据中心等高端应用的需求。随着该技术的成熟，受益于高性能芯片间连接，预计将进一步扩展到消费类应用、存储设备以及移动和汽车应用。异构的概念正在推动封装技术的创新，以满足特定的性能、尺寸、功耗和成本要求。混合键合成为高端异构应用的可行途径，将微小的铜焊盘嵌入电介质中，形成电介质到电介质和金属到金属的键合。这种接合技术具有许多优点，例如显着增加的 I/O 连接、最小的信号延迟、扩展的带宽、更高的存储密度以及改进的功率和速度效率。
