全局时钟资源是指FPGA内部为实现系统时钟到达FPGA内部各 CLB、IOB，以及BSRAM（Block Select RAM，选择性BRAM）等基本逻辑单元的延时和抖动最小化，采用全铜层工艺设计和实现的专用缓冲与驱动结构。

        由于全局时钟资源的布线采用了专门的结构，比一般布线资源具有更高的性能，因此主要用于FPGA中的时钟信号布局布线。也正因为全局时钟资源的特定结构和优异性能，FPGA内的全局时钟资源数量十分有限。

        全局时钟资源是一种布线资源，且这种布线资源在FPGA内的物理位置是固定的，如果设计不使用这些资源的话，也不能增加整个设计的布线效率，因此，全局时钟资源在FPGA设计中使用得十分普遍。全局时钟资源有多种使用形式，用户可以通过语言模板查看全局时钟资源的各种原语。下面介绍几种典型的全局时钟资源示意图及使用方法。

1. IBUFG和IBUFGS

        IBUFG是与时钟输入引脚相连接的首级全局缓冲，IBUFGS是IBUFG 的差分输入形式，如图所示。

        IBUFG和IBUFGS的输入引脚必须直接与FPGA引脚相连，每个IBUFG和IBUFGS的输入引脚位置在FPGA中都是固定的。换句话说，只要是从芯片全局时钟引脚输入的信号，无论该信号是否为时钟信号，均必须由IBUFG或IBUFGS引脚输出，这是由FPGA内部的硬件结构决定的。还需注意的是，仅采用IBUFG或IBUFGS的时钟输出，并不占用全局时钟布线资源，只有当IBUFG或IBUFGS与BUFG组合起来使用时才会占用全局时钟资源 。

2. BUFG、BUFGCE和BUFGMUX

        BUFG是全局时钟缓冲器，BUFGCE是BUFG带时钟使能端的形式， BUFGMUX是具有选择输入端的BUFG形式，如图所示。

        BUFG有两种使用方式：与IBUFG组合成BUFGCE，以及BUFG的输入引 脚连接内部逻辑信号、输出引脚连接全局时钟布线资源。

        因此，只要使用了BUFG，就表示使用了FPGA内的全局时钟资源。