【FPGA】Verilog：全加器与半加器 | Full Adder

【FPGA】Verilog：全加器与半加器 | Full Adder | Half Adder

article2024/11/22 17:10:54/文章来源:https://blog.csdn.net/weixin_50502862/article/details/139427021

0x00 全加器（Full Adder）

值的加法运算逻辑电路，全加器不仅可以包括输入值，还可以将进位值纳入加法运算，是实现各种运算电路的基本运算电路。输出由 sum (S) 和 carry (C) 组成，加法运算中产生的进位称为 carry out $(C_{out})$ ，从前一位传递过来并需纳入当前位加法运算的进位称为 carry in $(C_{in})$ 。

$\sum =(X\oplus Y)\oplus C_{in}$

input (输入值2个， $C_{in}$ ) 中，如果 1 的个数是奇数，则 $\sum =1$

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