FPGA代码移植案例分析：Tcl Scripts后提示找不到 vo 文件，Supra软件报错

客户工程师已经运行Tcl Scripts，正常没出错就会产生这个vo文件。工程师试了两次 运行之后点的next的，还是出现同样的错误。
建议客户在原quartus工程里重新编译一下，运行Tools ----> Tcl Scripts.

结果重新跑流程还是一样的错误！

客户使用AGM超过2年，以前是别的工程 都没问题，就这个新项目出现了错误。流程上目前看没有问题。

客户的Quartus是web版本，我们用完整版，刚编译都正常的。
客户用V13.0的Full版本，是可以打开编译的,但是还是提示找不到vo文件。工程目录下，simulation文件夹都没有。

解决办法：
客户将软件运行界面截图，发现EDA Netlist Writer没有运行。

正常应该是自动运行的，按说Tcl Scripts 设置好最后就是运行这个操作的。

这需要修改为：Modelsim.verilog HDL

修改后，vo文件自动产生了，问题顺利解决。

问题2：工程转换的时候 中断了 知道啥原因吗

Question(简称Q):
HDL代码：

AGM:

IP需要做相应的设置，如下所示。

Q: PLL的输入时钟就是FPGA的外部时钟啊　，要用这个转换下吗

AGM:
是的。pll输入时钟和你的设置管脚连不上，中间加个clkctrl就行了

Q:
这个ClkCtrl 输入输出是同向的吧, 不是反向的。

AGM:
嗯，串联一下。

问题顺利解决，更多的技术讨论，欢迎大家一起分享交流！