如何处理逻辑设计中的时钟域

article2024/11/25 9:30:03/文章来源:https://blog.csdn.net/Lily4801/article/details/139159479

1.什么是时钟域

2.PLL对时钟域管理

不管是否需要变频变相，在FPGA内部将外部输入时钟从专用时钟引脚扇入后先做PLL处理。如何调用pll，见另一篇文章。

约束输入时钟

creat_clock -period 10 -waveform {0 5} [get_ports {sys_clk}]

3.单bit信号跨时钟

4.多bit信号跨时钟

闭环反馈

always@(posedge I_clk)

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