在 verilog 中以大于“>”，等于”==”，小于”<”，大于等于”>=”，小于等于”<=”，不等于”!=”表示，以大于举例，如 c= a > b ;表示如果 a 大于 b，那么 c 的值就为 1，否则为 0。真值表如下：

实现代码如下：

（CSDN代码块不支持Verilog，代码复制到notepad++编辑器中，语言选择Verilog，看得更清楚）

module top(a, b, c) ;
input a ;
input b ;
output c ;
assign c = a > b ;
endmodule

激励文件如下：

`timescale 1 ns/1 ns 
module top_tb() ;
reg a ;
reg b ;
wire c ;
initial
begin
 a = 0 ;
 b = 0 ;
 forever
 begin 
 #({$random}%100)
 a = ~a ;
 #({$random}%100) 
 b = ~b ; 
 end
end
top t0(.a(a), .b(b),.c(c)) ;
endmodule