【IC前端虚拟项目】数据搬运指令处理模块前端实现虚拟项目说明-CSDN博客

从这篇开始进入验证阶段，因为很多转方向的小伙伴是转入芯片验证工程师方向的，所以有必要先做一个知识预储备的说明，或者作为验证入门的一个小指导吧。

在最开始，每一个验证小伙伴都需要把绿皮书大体看一遍，可以按照画的这个重点来看哈：

【芯片验证·从入门到转行2】时光流转路重返，过经曲折事复从 - 知乎接上文： https://zhuanlan.zhihu.com/p/678351752上文里不是说到确定了offer之后就把验证这事给放下了嘛，然后呢就是漫长的寒假。3月份时候觉得歇的差不多了（对我们是2年半的学制寒假就毕业了），然后就作为寝室…https://zhuanlan.zhihu.com/p/678467501看完绿皮书之后，怎么知道到的到不到位了呢？建议写一个小的验证环境试试，一个小环境非常有利于你梳理重点：

【芯片验证】年轻人的第一个systemVerilog验证环境全工程与解析 - 知乎前言其实这个话题之前在其他平台写过的，甚至是作为一个系列在写的： 【验证小白】只有SV+modelsim学验证（1）-- 把平台搭起来 【验证小白】只有SV+modelsim学验证（2）-- 加monitor到环境中 【验证小白】只有SV+m…https://zhuanlan.zhihu.com/p/665041921当然了你都已经在做虚拟项目了，那肯定是有vcs环境的所以可以走vcs版的：

【芯片验证】年轻人的第一个systemVerilog验证环境全工程与解析——VCS版 - 知乎前言尼德兰的喵：【芯片验证】年轻人的第一个systemVerilog验证环境全工程与解析之前的工程是基于modelsim来完成的，而后评论区有朋友想把工程移植到工作站的vcs环境下时一直有些小问题，所以我就说亲自来移植下：…https://zhuanlan.zhihu.com/p/681506455搞好一个小的验证环境之后，就可以开始白皮书的阅读，把实例那一章以及agent、factory、seq/sqr、fifo、phase、寄存器这几章看一遍之后，抓紧写一个简单的uvm环境练练手。如果写不出来，就用gen_uvm_agent这个脚本gen出来一个agent组件与环境，在test目录里自己跑一跑研究一下是怎么发包怎么接收和处理的：

【握手协议】应用于握手型接口的uvm_agent自动生成工具如果说最近投入精力最大的三个脚本，auto_testbench排第一的话，基本上就是auto_unfold和gen_uvm_agent排二三了。https://mp.weixin.qq.com/s/eZqEpekAfEJaVWdYETiCxA这里也搞清楚了，就可以开始虚拟项目的验证阶段了，不要畏难验证的入门是比较费劲的但是只要入了门后面很快就能得心应手，比如我4年多不干验证的活了但是想写一个验证环境还是分分钟搞出来，这东西就是一劳永逸能吃经验的工作，大家加油吧！