A53 cache的架构解读

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目录

1. A53使用经典的 `bit-LITTLE`架构
2. A53的cache配置
3. cache的层级结构：
4. L2 memory System系统介绍
5. 多cluster之间的缓存一致性
6. CCI的介绍(以CCI-550为例)
7. 经典示例框图

1. A53使用经典的 `bit-LITTLE`架构

以下是一张比较早期的经典的bit-LITTLE的架构图
在这里插入图片描述

2. A53的cache配置

L1 I-Cache

可配:8KB, 16KB, 32KB, or 64KB
cacheline:64bytes
2路组相连
128-bit的读L2 memory的接口

L1 D-Cache

可配:8KB, 16KB, 32KB, or 64KB
cacheline:64bytes
4路组相连
256-bit的写L2 memory的接口
128-bit的读L2 memory的接口
64-bit的读L1到datapath
128-bit的写datapath到L1

L2 memory System

集成了SCU( Snoop Control Unit ),做多可以连接4个core
SCU内重复拷贝了 L1 Data Cache的TAGs
L2 memory system对外的接口，可以是ACE 或 CHI，128-bit宽度

L2 cache

可配置的: 128KB, 256KB, 512KB, 1MB and 2MB.
cacheline:64bytes
Physically indexed and tagged cache（PIPT）
16路组相连的结构

L1 data cache TAG
A53的L1 Data cache遵从的是MOESI协议，如下所示在L1 data cache的tag中存有MOESI的标记位
在这里插入图片描述
MOESI state

L1 Instruction cache TAG
L1 instruction cache是只读的，所以也就无需硬件维护的多core之间instruction cache的一致性，所以也就无需组从MOESI协议，以下展示了*L1 Instruction cache的TAG，其中标记为很少，无MESI标记位。
在这里插入图片描述

3. cache的层级结构：

L1 cache是private的在core中
L2 cache是share的在cluster中

在这里插入图片描述

4. L2 memory System系统介绍

在bit.LITTLE架构中中，在Cluster中，有一个SCU单元，SCU单元主要是执行和维护L1 cache的一致性(MESI协议或其变体如MOESI协议)。
在这里插入图片描述
在L2 Memory System的中，除了包含L2 cache，也会包含L1 Duplicate tag RAM(这里指的其实是L1 Data Cache Tags)。