Q：本篇我们用T触发器实现时序逻辑电路--计数器。
A：T触发器（Toggle Flip-Flop）只有一个信号输入端，在时钟有效边沿到来时，输入有效信号则触发器翻转，否则触发器保持不变，因此T触发器能够实现有效的计数功能。4个T触发器可以构成4位同步计数器，当Enable信号为高电平时，计数器会在时钟信号的上升沿递增，当Clear信号为低电平时，计数器将会在下一个时钟上升沿复位。
T触发器以及例化部分Verilog代码：
使用DE2-115开发板的按键KEY[0]作为时钟输入，滑动开关SW[1]和SW[0]作为Enable和Clear信号，计数器的计数值以十六进制的形式显示在数码管HEX0上：SW[1:0]都为UP时，每按一次KEY0，HEX0的值加1，从0计数到F。ModelSim仿真结果：
