vivado JTAG 回退支持

JTAG 回退支持

基于 XVC 的调试解决方案可配合 AXI 主接口（如 PCIe XDMA IP ）一起使用。如果 AXI 主接口被挂起，或者无法正常运作，则无法在此类情况下进行调试。为了提供基于 JTAG 的回退调试途径（与 XVC 途径并行），赛灵思建议以 “BSCAN 原语 (BSCAN Primitive) ”模式来使用 Debug Bridge 。“ BSCAN Primitive ”模式下的 Debug Bridge 可在静态区域内进行例化，其 BSCAN 主接口可连接到另一个 Debug Bridge （启用 JTAG 回退支持）的 BSCAN 从接口。有 2 种类型的 JTAG 回退支持：

1. 如果要为其提供 JTAG 回退的 Debug Bridge 驻留在 RP 区域内，那么您需要启用外部 BSCAN 主接口 JTAG 回退支持。

2. 如果要为其提供 JTAG 回退的 Debug Bridge 驻留在静态区域（或扁平化设计）内，则应启用内部 BSCAN 主接口 JTAG 回退支持。

MicroBlaze Debug Module (MDM) 支持

Debug Bridge 也支持访问 Microblaze Debug Module (MDM) 以进行调试。 MDM BSCAN 从接口输入可连接到支持输出多个 BSCAN 主接口的任意 Debug Bridge 配置模式（例如，从 AXI 到 BSCAN 且其 BSCAN 主接口计数大于 0 ）。

多个调试树

Debug Bridge IP 支持在单一设计内设置并配置多个独立的调试树。如需在应用内使特定调试逻辑仅对部分用户（例如，系统管理员）可见，而对其它用户隐藏，则可使用多个独立的调试树。此功能支持在独立设计和 Dynamic Function eXchange 设计内设置独立调试树。其中每个独立调试树均可连接到任意受支持的调试核（例如， ILA 、 VIO 等）。

要启用此功能，您需要在相应模式下为要启用的每个调试树例化 1 个 Debug Bridge IP ，可用模式为“从 AXI 到 BSCAN (From AXI to BSCAN)”模式或“从 PCIe 到 BSCAN (From PCIe to BSCAN) ”模式。例如，在数据中心设计内，将有多种类型的用户访问 DUT ，您可在客户可见的地址映射内例化 1 个“ From AXI to BSCAN ” Debug Bridge IP，而在管理员可见的地址映射内例化另一个“ From AXI to BSCAN ” Debug Bridge IP 。当管理员和/ 或客户准备好调试设计后，根据其与调试核的通信方式（例如， PCIe 或 JTAG 管脚），管理员和 / 或客户必须按正确的器件偏移使用 Vivado 硬件管理器连接到 Debug Bridge 。如需获取有关在此模式下将 XVC 流程与 PCIe 核以及 Debug Bridge 搭配使用的更多信息，以及获取设计示例，请参阅《 UltraScale+ Integrated Block for PCI Express

LogiCORE IP 产品指南》 ( PG213 ) 。下表列出了不同的 Debug Bridge 模式以及这些模式下可用的功能：

注释：

1. BSCAN 主接口计数可大于 0 ，并且只能连接到相同 RP 内的其它 Debug Bridge 实例或 MicroBlaze/MDM 核。

2. 仅当 Debug Bridge 位于静态分区内时才能使用内部 BSCAN 模式，当 Debug Bridge 位于静态分区或 RP 内时，则可使用外部 BSCAN 模式。

3. BSCAN 主接口计数可大于 0 ，并且只能连接到相同 RP 内的其它 Debug Bridge 实例或 MicroBlaze/MDM 核。下图显示了 XVC Debug Bridge 位于 RP 内的设计。

此 PR 设计含 2 个可重配置分区：计数器 RP 和移位器 RP 。此图显示了在静态分区和 RP 区域内使用的不同 Debug Bridge 模式。

此设计的静态分区包含 2 个 Debug Bridge IP 。第 1 个 Debug Bridge IP 处于 BSCAN 原语模式下，并配置为包含 3 个 BSCAN 主接口。其中 2 个 BSCAN 主接口连接到计数器 RP 和移位器 RP 分区内的 Debug Bridge 实例，提供并行路径用于调试。第 3 个 BSCAN 主接口则连接到“从 BSCAN 到 Debug Hub ”模式下配置的静态分区内的另一个 Debug Bridge 实例。“从 BSCAN 到 Debug Hub ”模式下配置的 Debug Bridge 可与设计中的各 Debug IP （ ILA 、 VIO 、 JTAG

to-AXI 等）进行通信，此处它与 ILA IP 进行通信。在此系统中，计数器 RP 分区包含的 Debug Bridge 是采用“从 AXI 到 BSCAN ”模式来例化的。您可在 XVC 模式下使用此 Debug Bridge ，此 Debug Bridge 可通过 AXI4-Lite 接口来接收 XVC 命令。此 Debug Bridge 还可通过 Soft

BSCAN （边界扫描）接口与设计中的其它调试 Debug Bridge 实例进行进一步通信。由于此 Debug Bridge 配置为包含 2 个 BSCAN 主接口，因此它与“从 BSCAN 到 Debug Hub ”模式下配置的 MDM 和 Debug Bridge 实例进行通信。 “从 BSCAN 到 Debug Hub ”模式下配置的 Debug Bridge 可与设计中的各 Debug IP （ ILA 、 VIO 、 JTAG-to-AXI 等）进行通信，此处它与 ILA IP 进行通信。另一方面，移位器 RP 分区仅包含 1 个“从 BSCAN 到 Debug Hub ”模式下配置的 Debug Bridge 实例，它可与设计中的各 Debug IP （ ILA 、 VIO 、 JTAG-to-AXI 等）进行通信，此处它与 ILA IP 进行通信。如需了解更多信息，请参阅《 Debug Bridge LogiCORE IP 产品指南》 ( PG245 ) 。下图显示了部分 Debug Bridge 模式。

从 AXI 到 BSCAN

此桥接类型适用于使用赛灵思虚拟线缆 (XVC) 通过以太网或其它接口远程调试 FPGA 或 SoC 器件（无需 JTAG 线缆）的设计。在此模式下， Debug Bridge 应通过 AXI4-Lite 接口来接收赛灵思虚拟线缆命令。此模式用于通过赛灵思虚拟线缆对 FPGA 器件上的设计进行调试。

从 PCIe 到 BSCAN

在典型 PCIe 设置中，您可使用 Debug Bridge 以“ PCIe 到 BSCAN ”模式来与调试核进行通信。在此模式下， Debug Bridge 连接至 PCIe IP 的“扩展配置接口 (Extended Configuration Interface) ”。这是常见的数据中心用例，其中以 PCIe 作为首选通信路径与主机 PC （而不是 JTAG ）进行通信。如需获取有关在此模式下将 XVC 流程与 PCIe 核以及 Debug Bridge 搭配使用的更多信息，以及获取设计示例，请参阅《 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南》 ( PG213 ) 。

从 JTAG 到 BSCAN

此桥接类型适用于使用赛灵思虚拟线缆 (XVC) 通过以太网或其它接口远程调试 FPGA 或 SoC 器件（无需 JTAG 线缆）的设计。在此模式下， Debug Bridge 应通过用户逻辑所驱动的 JTAG 接口来接收 XVC 命令。如需了解更多信息，请参阅《Debug Bridge LogiCORE IP 产品指南》 ( PG245 ) 。

从 PCIe 到 JTAG

在 PCIe 设置中，您可使用 Debug Bridge 以“ PCIe 到 JTAG ”模式来与调试核进行通信。在此模式下， Debug Bridge 连接到 PCIe ® IP 的扩展配置接口 (Extended Configuration Interface) ，此接口则通过 JTAG 与另一目标 FPGA 上的 Debug Hub 进行通信。

从 AXI 到 JTAG

此桥接类型适用于使用赛灵思虚拟线缆 (XVC) 通过以太网或其它接口远程调试 FPGA 或 SoC 器件的设计。在此模式下， Debug Bridge 通过 AXI4-Lite 接口来接收 XVC 命令，以便通过 JTAG 管脚将其发送到目标器件。如需了解更多信息，请参阅《 Debug Bridge LogiCORE IP 产品指南》 ( PG245 ) 。