第7篇:全加器的Signal Tap调试

Q:上一篇里我们对全加器进行了功能仿真,这次我们用Quartus软件里的Signal Tap Logic Analyzer工具对全加器进行调试。

A:Signal Tap Logic Analyzer是Quartus Prime设计软件中自带的系统级调试工具,它可以在FPGA设计中采集和显示实时的信号行为;当配置完FPGA后,无需额外的I/O引脚即可检查器件操作期间内部信号的行为。

打开Signal Tap Logic Analyzer后,设置信号采集时钟、信号节点等,重新编译工程并配置FPGA,选择AutoRun Analysis即可连续采集数据,操作DE2-115开发板上的SW[2:0]产生采集的数据。

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