时钟域交叉设计——Clock Domain Crossing Design

What is Metastability?

任何关于时钟域交叉（CDC）的讨论，都应从对可变性和同步性的基本了解开始。通俗地说，可变性是指一种不稳定的中间状态，在这种状态下，最轻微的干扰也会导致稳定状态的恢复。当应用于数字电路中的触发器时，它指的是触发器的输出可能尚未稳定到最终预期值的状态。

触发器进入可变状态的方式之一是其设置或保持时间受到破坏。在异步时钟域交叉（CDC）中，源时钟和目的时钟没有频率关系，来自源域的信号在其驱动的目的触发器的设置或保持时间内发生变化的概率为非零。当目标触发器的输出发生偏移，并且在其输出必须再次采样（由目标域的下一个触发器采样）时没有收敛到合法状态时，就会发生同步失败。更糟糕的是，下一个触发器也可能发生失稳，导致失稳在整个设计中传播！

Synchronizers for Clock Domain Crossing (CDC)

同步器是一种电路，其目的是将同步失败的概率降至最低。我们希望在一个同步周期（目标时钟周期）内解决失稳问题，这样就能安全地对目标时钟域中的触发器输出进行采样。我们可以计算同步器的故障率，这就是所谓的平均故障间隔时间 (MTBF)。

无需深入计算，我们可以得出这样的结论：在时钟域交叉（CDC）中出现瞬变态的概率与以下因素成正比：

目标域的频率
跨越时钟边界的数据速率

Two flip-flop synchronizer

在这里插入图片描述
最基本的同步器是两个串联的触发器，都由目标时钟提供时钟。这种简单而不起眼的电路被称为双触发器同步器。如果输入数据的变化非常接近接收时钟边沿（在设置/保持时间内），同步器中的第一个触发器可能会失稳，但在第二个触发器采样之前，信号仍有一个完整的时钟周期来保持稳定。然后，目的域逻辑使用第二个触发器的输出。理论上，信号在时钟进入第二个触发器时（每 MTBF 年）仍有可能是不稳定的。在这种情况下，同步失效就会发生，设计很可能会失灵。

两个触发器同步器足以满足许多应用的需要。非常高速的设计可能需要三个触发器同步器来提供足够的 MTBF。为了进一步提高 MTBF，有时会使用具有更好设置/保持时间特性的快速库单元（低阈值电压）来构建两个触发器同步器。

将信号源信号注册到同步器中

一般来说，好的做法是在源时钟域中注册信号，然后再将其穿过时钟域交叉（CDC）送入同步器。这样可以消除组合间隙，而组合间隙会有效提高数据穿越时钟边界的速率，从而降低同步器的平均无故障时间（MTBF）。

Synchronizing Slow Signals Into Fast Clock Domain

最简单的情况是从慢时钟域向快时钟域传递信号。只要较快的时钟频率大于慢时钟频率的 1.5 倍，一般就不会有问题。快速目标时钟只需对慢速信号进行多次采样。在这种情况下，一个简单的双触发器同步器就足够了。

如果快时钟的频率小于慢时钟频率的 1.5 倍，则可能存在潜在问题，应采用下一节中的解决方案之一。

Synchronizing Fast Signals Into Slow Clock Domain

当然，更困难的情况是将快速信号传入慢速时钟域。显而易见的问题是，如果快速信号上的脉冲短于慢时钟的周期，那么在慢时钟采样之前，脉冲就会消失。下面的波形显示了这种情况。
在这里插入图片描述
一个不太明显的问题是，即使脉冲比慢时钟周期稍宽，信号也可能在目标触发器（慢时钟）的设置/保持时间内发生变化，从而违反定时并导致不稳定性。

Single bit — two flip-flop synchronizer

简单的双触发器同步器是跨越时钟域传递信号的最快方法。在许多应用中，只要在快速时钟域中产生的信号比慢速时钟的周期时间宽，这种方法就足够了。例如，如果只需要同步一个缓慢变化的状态信号，这种方法就可以奏效。一个安全的经验法则是，信号的宽度必须大于目标时钟周期宽度的 1.5 倍（马克-利特里克（Mark Litterick）关于时钟域交叉验证的论文中提出的 "三个接收时钟边沿 "要求）。这保证了信号至少会被目标时钟的一个（但可能更多）时钟边沿采样。使用 SystemVerilog 断言 (SVA) 可以轻松检查该要求。

当源点和目标点的相对时钟频率固定时，1.5 倍周期宽度很容易执行。但在现实世界中，情况并非如此。在我参与的一个内存控制器设计中，目标时钟可以有三种不同的频率，它们可以更快/更慢/与源时钟相同。在这种情况下，要设计时钟域交叉信号以满足最慢目标时钟的 1.5 倍周期宽度并非易事。