AXI4的网格设计Block Design

article2024/11/26 8:56:09/文章来源:https://blog.csdn.net/weixin_44357071/article/details/136425157

一、引出时钟和时钟复位

然后同样的把主接口和从接口的两个时钟和两个reset信号连接在一起。

二、分配地址

三、验证设计

点击图中的Validate Design验证设计，如果不对的话会有报错

报错如下

四、Generate Output Product和Creat HDL Wrapper

4.1 Generate Output Product（产生verilog代码）

4.2 Creat HDL Wrapper(包装)

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