---

---

第十四章：电源切换网络设计

功率门控是在待机或休眠模式下降低漏电功率最有效的方法，但这种方法存在诸如休眠晶体管占用的硅面积、永久和虚拟电源网络的布线资源以及复杂的功率门控设计和实现过程等开销，影响设计风险和进度。

除了开销外，电源门控还会带来电源完整性问题，如睡眠晶体管上的IR下降和涌入唤醒电流引起的地反弹。此外，还会引入唤醒延迟，即恢复正常运行所需的全部电源所需的时间。所有这些问题都必须在实施电源门控设计时得到解决。

在本章中，我们讨论：

• 功率门控的实现方式
• 唤醒过冲电流控制
• 唤醒和休眠延迟的减少
• 休眠晶体管电源网络综合

14.1 环与栅格式

粗颗粒功率门控可以在环形或栅格式电网中实现。

对于基于环的开关，我们将开关放置在电源选通块的外部，有效地将块封装在一个开关环中。

在栅格式实施方式中，休眠晶体管分布在整个功率门控区域。

14.1.1 环型实现

图14-1显示了环形实施的示例。VDD的环形环绕着电源选通模块。一个开关的环形将VDD连接到覆盖电源选通模块的交换或虚拟VDD(VVDD)电源网络。

请注意，环形交换网络是唯一可用于对现有硬块进行电源门控的类型。开关和VDD可以添加到硬块之外，并且硬块的VDD电源网现在可以用于VVDD。

环形休眠晶体管实现具有以下优点：

• 由于永久电网和虚拟电网的分离，其功率规划比栅格式简单，而且休眠晶体管被限制在虚拟电网周围的区域内，并且不与其他逻辑单元混合。
• 它对标准单元区的布局和布线几乎没有负面影响，因为永久电源网和休眠晶体管都不在逻辑单元布局和信号布线的区域，那些需要永久电源的特殊单元，如隔离单元和恒通（always-on）缓冲器，可以放置在电源域区域周围。

对于可以管理开关晶体管和VVDD网状结构上的电压降的小逻辑块来说，环形方法是一个很好的选择。但是，对于较大的逻辑块，使用基于环形的方法来管理电压降可能是困难的。

此方法对于传统(硬)IP或优化逻辑块也很有用，在这些块中，重新实施这些块的成本会很高。

然而，环形样式有一些明显的缺点：

• 它不支持保留寄存器，因为这些寄存器需要访问always-on电源。
• 与网格方法相比，基于环的方法可以显著增加额外的面积成本。

14.1.2 网格式实现

在栅格式实现中，休眠晶体管分布在整个功率门控区，它们形成一个电网，连接永久电网和虚拟电网，如图14-2所示。

栅格式休眠晶体管实现具有以下优点：

• 由于休眠晶体管分布在掉电域上，网格网络中的开关不必为环状分布所产生的长距离驱动虚拟电源，从而可以在低金属层中实现虚拟电力网络，并且不需要环状实现中使用的宽带。
• 与环形实现方式相比，它需要更少的休眠晶体管来实现相同的IR降目标。这再次归因于晶体管是分布式的，并且不必驱动长时间的金属互连。
• 永久电源在整个掉电域区域均可用。因此，需要永久电源的特殊单元，例如保持寄存器和常开缓冲器，可以连接到掉电区域的永久电源网络。
• 它为过冲电流的管理提供了更好的滴流充电分布。
• 它对功率门控模块的面积影响较小。通常情况下，任何模块的利用率都低于100%，因此可以在不增加模块面积的情况下放置开关单元。 

栅格式实现的缺点是对标准单元布线和物理综合的影响，由于休眠晶体管放置在标准单元区，其布局和布线约束影响单元布局和网络布线。

此外，通过在整个设计中分配开关功能，我们增加了电源布线的复杂性。现在，我们需要将始终开启的电源分配给开关以及保持寄存器、隔离单元和始终开启的缓冲器。

14.1.3 行格线和列格线

使用分布式方法，我们将开关放置在掉电模块的内部。这些开关的分布有很多选择，但它们基本上都是某种类型的稀疏阵列。在设计中，开关被放置在阵列中，每个开关水平分隔一定距离(X)，垂直分隔一定距离(Y)。当y最小时，我们有一个列结构，当x最小时，我们有一个基于行的结构。

基于列的拓扑采用在开关设计中均匀分布的开关单元列。这些开关单元有效地将电源线切换到标准单元行的每一段，并提供对开关功能的非常精细的控制。每个电源开关只需向标准单元行的一小段提供功率，从而最小化任何潜在的电压降问题。

当然，在整个设计中将开关单元分布在列中将影响布局优化。这些列开关单元有规律地间隔放置，限制了标准单元布局的灵活性。

基于行的拓扑可能是用于分布式交换的更优化的解决方案，因为由于所有交换单元都在单行中，所以对布局引擎的潜在影响是有限的。

行方法将从Placer中移除一行标准单元，但不应影响设计的其他行中逻辑的放置。

然而，基于行的方法可能会影响较低层金属中的布线资源。在基于列的方法中可以避免这个问题；较低层的配电带可以直接布线在电源开关上方的金属2中，而对布线资源的影响最小。

所有这些不同的拓扑都有不同的优点和缺点，需要注意的是，最佳选择取决于

• 所实现的设计。
• 正在使用的库和可用的开关类型。
• 所针对的技术及其具体的泄漏特征。
• 设计的性能和功率目标。
• 使用传统的或高度优化的IP。

无论开关的初始位置如何，现代实现工具都可以优化开关的位置和大小，以减少IR降并改善时序。

14.1.4 混合风格的实现

在混合式功率门控设计中，栅格式在顶层实现，而环式实现被应用于不具有保持单元的某些功率门控硬宏和/或电源域块。

混合风格结合了环形和网格风格实现的优点。在栅格式电源门控实现中电源门控模块具有潜在的拥塞和可布线性问题的情况下，它是有帮助的。

然而，由于混合的环形和网格式的电源分布，混合方式下的电力规划变得更加复杂。

14.1.5 建议-- 环形vs栅格风格

• 对于那些实现保留单元的设计，网格式实现是正确的选择。
• 如果设计中没有保留寄存器，选择栅格式实现还是环式实现取决于面积预算和在掉电区域对持续开启（always-on）缓冲器的永久供电的需求。当面积不是主要考虑因素并且在掉电区域不需要永久供电时，应该考虑环形实现。
• 对于那些具有电源门控硬宏或不包含保留逻辑的块的设计，混合风格是一个很好的选择，前提是电源规划的复杂性不会成为问题。
• 在网格式实现中，在永久电源网络中使用宽带来减小IR降。虚拟电源网络应在金属1层和金属2层实现，其窄带足以驱动本地逻辑单元并满足IR降目标。值得注意的是，总IR降由永久电源网络中的IR降、休眠晶体管和虚拟电源网络中的IR降组成，最好使永久电源网络中的IR降最小，从而更容易以更少的休眠晶体管来实现总IR降指标。
• 可能需要试验各种拓扑，并比较和对比各种方法的结果，以确定哪种方法最适合所讨论的设计。
• 请务必考虑所选开关拓扑的电源布线影响。

14.2 header与footer开关

header开关使用高VT PMOS晶体管来控制VDD；footer开关使用高VT NMOS晶体管来控制VSS。无论是基于header还是基于footer的开关结构都可以用于功率门控设计。影响这一设计决策的关键问题是面积成本、IR降限制和系统架构问题。在第七章中讨论了系统架构问题。在接下来的章节中，我们讨论了header和footer的面积和性能权衡。

14.2.1 开关效率注意事项

休眠晶体管开关效率定义为导通和关断状态下漏电流的比率(Ion/Ioff)。我们希望最大限度地提高Ion/Ioff，以实现正常工作时的高驱动和睡眠模式下的低泄漏。

尽管PMOS晶体管比相同尺寸的NMOS晶体管漏电少，但开关结构中的总漏电主要由开关效率决定。这是因为总漏电还取决于产生所需Ion所需的休眠晶体管的总数。

图14-5和图14-6显示了90 nm高VT PMOS晶体管和高VT NMOS晶体管的两条开关效率曲线。模拟是在正常偏压下完成的。

在两种情况下，最大开关效率都出现在栅长为140 nm时。窄沟道效应使开关效率在栅宽小于0.8um时发生显著变化。远离较小的栅宽(避免工艺变化的问题)，2.2um栅宽的开关效率在PMOS晶体管中为15,000，在NMOS晶体管中为40,000。这表明，在相同的驱动电流下，header开关比footer开关的总漏电流多2.67。

14.2.2 面积效率问题和L/W选择

开关结构地面积效率取决于休眠晶体管的尺寸(L*W)和版图实现；最优L由开关效率决定，可以由SPICE分析得到的开关效率曲线得到；一旦定义了L，面积效率主要由晶体管宽度W和版图实现决定。

开关效率随着PMOS晶体管中W的增加而降低，如图14-7中的实线所示，这是由于窄沟道效应对Ioff的影响比Ion更大，因此，倾向于选择小W以获得较高的开关效率。

为了产生所需的驱动电流，休眠晶体管通常通过多指形并联多个小W晶体管来设计，休眠晶体管所需的驱动电流是基于休眠晶体管驱动区域中那些标准单元的电流消耗的统计数据来定义的。例如，如果休眠晶体管计划每隔一行以50um间距放置，则50um x 2行区域中的单元的总电流是所需的驱动电流。一旦基于所需的驱动电流定义了休眠晶体管的大小(L*ΣW)，则由布局实现来确定面积效率。 

值得注意的是，Ion与W呈线性关系，如图14-7所示。因此，在给定的L和Vbb下Ion/W变得恒定。这意味着一旦定义了L和Vbb，面积效率主要由休眠晶体管的版图实现决定。这些布局问题及其对面效率的影响在附录《休眠晶体管设计方法》中有更详细的描述。

重要的是要理解，一旦定义了设计的总驱动电流，休眠晶体管面积，即所有晶体管的总尺寸，主要由开关效率决定。因此，更高的开关效率导致更小的休眠晶体管面积。NMOS休眠晶体管通常产生更高的开关效率，因此比其PMOS对应的晶体管总尺寸更小。

14.2.3 体偏压问题

在休眠晶体管上施加反向偏置可以显著提高开关效率和降低漏电。在header开关中施加反向偏置的成本明显低于在底footer开关中的反向偏置的成本，这是因为在标准的CMOS工艺中，PMOS晶体管的N阱可以很容易地用于偏置抽头。只要休眠晶体管的N阱与周围标准单元的N阱有足够的空间(根据热阱间距规则)，就可以利用它来提供自己的体偏压电源。另一方面，NMOS晶体管在标准的CMOS工艺中没有阱。因此，有必要为NMOS睡眠晶体管创建阱以允许单独的体偏压。这种三重势垒工艺将导致更高的芯片制造成本和设计复杂性，并引入更多的工艺变化，从而影响设计性能。因此，PMOSheader在反向体偏压应用中是更好的选择。

14.2.4 系统级设计注意事项

在SoC设计中，块通常以高电平有效的接口协议进行通信，将公共接地(VSS)称为逻辑“0”。在header开关实现中，功率门控块中的所有信号网络都在VSS处建立，这从系统设计的角度来看是方便的。header开关还避免了footer开关设计中使用的虚拟接地带来的潜在信号完整性问题。

使用header开关的另一个优点是，它允许简单的下拉晶体管设计，以隔离功率门控块并将输出信号钳位在逻辑“0”。

14.2.5 建议-header与footer

• 对于那些以面积效率为主要关注点并且不存在反向偏置的设计，footer开关是一个很好的选择。
• 在其他情况下，特别是当系统级设计和IP集成是主要关注的问题时，header开关实现是一个很好的选择。通过施加反向体偏置可以提高开关和面积效率。
• 在目前正在实现的功率门控设计中，header开关实现是相当常见的。
• 值得一提的是，休眠晶体管的选择可能受到给定技术中低泄漏晶体管可用性的限制。大多数技术为IO单元提供厚Tox晶体管，为核心晶体管提供薄Tox工艺。与薄Tox晶体管相比，厚Tox晶体管的漏电流要小得多，但驱动也较少。用厚Tox晶体管实现休眠晶体管可以产生尽可能低的漏电流。然而，它需要较大的休眠晶体管面积来提供所需的驱动电流。因此，在大多数功率门控设计中，高VT薄Tox晶体管是首选的，以控制面积成本。薄Tox晶体管中的较高漏电通过长栅极和/或反向体偏置技术来缓解。【附，厚栅与薄栅晶体管的区别-百度爱采购 (baidu.com)】
• 如果面积效率很关键，则在休眠晶体管布局实现中，对于给定的单元高度，应选择尽可能大的W，以形成单行并行晶体管。
• 如果最小待机漏电流是首要目标，那么最优的W(通常较小)应该被考虑以获得较高的开关效率和较低的漏电流。值得一提的是，随着W的减小，开关效率和漏电流对工艺变化变得更加敏感，特别是在亚90 nm工艺。
• 对于折衷面积和泄露目标，通过SPICE分析，研究了不同W的休眠晶体管的面积和泄露权衡，得到了最优的W。

14.3 轨道与带状VDD电源供应

休眠晶体管从永久电源网络(VDD)获得电源，并将其提供给虚拟电力网络(VVdd)，虚拟电力网络(VVdd)驱动电源域中的逻辑单元。

14.3.1 平行轨道VDD分布

在该实现中，与VVdd轨道并行地将Vdd轨道添加到单元行。休眠晶体管通过连接到Vdd导轨获得永久电源，如图14-8所示。

Vdd网络的构建方式与传统电力网络相同，从顶层金属层到Vdd轨道层。

这种实现的优点是在整个设计过程中都可以到达永久电源导轨。因此，休眠晶体管可以基于访问Vdd连接而不受约束地进行优化布置。它还使设计者能够在布局后移动或插入休眠晶体管，以解决IR降违规问题。

此外，对那些需要连接到永久电源的特殊单元的放置没有限制，这有助于利用传统的物理综合工具和流程。

然而，该实现在Vdd轨道层中的每一行中占用至少一个轨道的布线资源。

此外，它经常导致与使用金属1层进行单元内部布线的传统标准库单元的层冲突，在这种情况下，有必要创建定制设计的标准单元库，其中添加的永久电源线不会短路其他单元内部布线。

14.3.2 电源带状VDD分布

在这种实现中，在一个或两个顶层金属层中建立了一个永久电源网络。休眠晶体管被放置在粗粒度网络的带子下，并通过via pillar获得其Vdd供应，如图14-9所示。【附，介绍一下芯片的VIA pillar (baidu.com)】

由休眠晶体管驱动的虚拟电力网络就像一个传统的电力网络，从休眠晶体管的VVdd金属一直到连接到标准逻辑单元的VVdd轨道。休眠晶体管通常放置在一个粗粒度的栅格上；每个休眠晶体管驱动网格中的单元，每个栅格有很多行。

这种实现的主要优点是它允许在功率门控设计中使用普通的标准单元库，不需要在库单元上增加第二条轨道，库开发者只需要为库设计几个开关单元、常通中继器和保持寄存器。

然而，永久电网不再涵盖设计区域，因此任何需要永久电源的单元都需要放置在永久电网下或通过电源布线连接到永久电网。前者施加了布局约束，后者在电源布线网络上引入了可能的电源完整性问题，需要通过IR降分析进行检查。

此外，休眠晶体管必须在永久电源网络下的约束增加了电源网络综合的复杂性。

14.3.3 电源分布的建议 

• 如果没有提供额外Vdd导轨的特殊标准单元库，则必须使用电源带Vdd分布。
• 如果对布线资源的影响成为一个问题，那么电源带Vdd分布通常是一个很好的选择。
• 如果设计中存在大量的保留寄存器，并且电源布线网络中的电源集成度成为一个问题，则并行轨道分布可以缓解这一问题。
• 值得一提的是，使用可以放置在每排的小开关单元将简化虚拟电网，它变成了每排简单的VVdd轨道。

14.4 睡眠晶体管示例

图14-10[SALT]显示了一个双行90nm header开关单元的例子。在这个设计中，60个0.55um宽的小PMOS晶体管组成一个睡眠晶体管阵列。在睡眠晶体管上施加正常体偏置，使得N-well可以扩展到睡眠晶体管周围，以连接相邻的无抽头标准单元并共享阱带。在这种情况下，VSS可以被放在两行的中间而不会引起显著的面积损失。为了面积效率，在单元中实现了一对反相器来驱动睡眠晶体管。

睡眠晶体管设计方法和指南的详细说明见附录A。

14.5 唤醒电流和延迟控制方法

在功率门控设计中，通常使用数千个休眠晶体管来为设计提供足够的电流。当设计退出休眠模式时，休眠晶体管被导通以向设计供电。同时打开休眠晶体管将导致非常大的电流(数百安培)将设计充电到完全通电状态。

这种大的过冲电流将导致设计中的IR大幅下降，并可能导致功能错误。在最坏的情况下，大的电流浪涌可能导致短期VDD崩溃，导致保存在保持寄存器和存储器中的状态被破坏。因此，在通电过程中限制涌流是至关重要的。 

控制涌入电流的一种可能方法是将芯片电源网络分成几个单独的行，每行由几个休眠晶体管驱动。加电时，每行按顺序接通。这限制了通电电流，一次只有一行充电。然而，这种方法有一个主要问题。由于其他未通电的行驱动的浮动输入，上电行中可能会出现crowbar电流。这些crowbar电流再次会产生不可接受的IR下降。因此，这种方法还没有被工业电源门控设计采用。

14.5.1 单菊花链睡眠晶体管分布

另一种控制涌流的方法是逐渐打开休眠晶体管以防止同时开关电流。这可以通过以菊花链形式配置休眠晶体管来实现，如图14-11所示。

在这种分布中，休眠晶体管由一个菊花链的延迟元件控制，并以ΔT为间隔逐个导通，因此充电电流随着开启的休眠晶体管的数量而逐渐增加；延迟元件由缓冲器实现，而额外的成本很小，因为需要缓冲器来将休眠信号分配给芯片上的每个休眠晶体管。

这种实现方法很简单。但是，在工业功率门控设计中，由于链中缓冲器的短暂延迟通常过快地开启休眠晶体管，导致唤醒时的涌入电流大于可接受的涌入电流。

14.5.2 双菊花链睡眠晶体管分布 

双菊花链分布的思想是使用弱晶体管对设计进行涓流充电，从而防止大的涌入电流。一旦设计被涓流充电到接近Vdd，则具有最佳驱动强度的大晶体管被导通以提供用于正常操作的电流。在这种方法中，睡眠晶体管分为两个链：弱晶体管链和主晶体管链，如图14-12所示。

弱涓流充电晶体管的大小由用户定义的过冲电流极限和允许的最大开启延迟时间决定。较小的涓流电流可能会减少总过冲电流，但也会增加系统退出休眠模式所需的时间。有关涌流控制方法的更多详细信息，请参见后面的“主链开启控制”一节。

主链中休眠晶体管的大小通过上一节中描述的方法进行优化，以实现所定义的性能和泄漏目标。

了解睡眠晶体管设计在涓流链和主链中的差异很重要。涓流睡眠晶体管设计的目标是控制唤醒过冲电流并减少由于涓流充电时间引起的唤醒延迟。涓流链设计涉及唤醒期间设计充电的瞬态模拟。更详细的讨论在附录A中给出。另一方面，主链睡眠晶体管的设计侧重于满足IR下降目标和减少睡眠晶体管面积。睡眠晶体管在所有睡眠晶体管都打开的有源模式下进行优化。总之，涓流晶体管和主睡眠晶体管是为不同的目标设计的，并在不同的操作模式或时段进行优化。

14.5.3 主睡眠晶体管的并联短链分布

唤醒延迟由弱链的涓流充电时间和主链的开启时间组成，弱晶体管的大小和数量在很大程度上取决于唤醒涌入电流的限制，因此唤醒延迟的缩短主要取决于主链的分布。

主链中的休眠晶体管可以配置为单个菊花链；这种方法需要最长的时间来对设计进行充电，但产生的峰值充电电流最小；另一方面，休眠晶体管可以配置为并行阵列，同时对设计进行充电：这种方法具有最小的延迟但最大的峰值电流。

休眠晶体管在主链中的并行短链分布是两种极端情况的结合。休眠晶体管以多个短菊花链的形式连接，这些短链并联在主链开启时同时导通，从而使主链上电延迟减小到短链的延迟。但是，当短链同时开启时，峰值电流随着短链数目的增加而增加。通过SPICE分析可以得到最优的短链个数，从而将峰值电流限制在可接受的水平。

14.5.4 主链开启控制

一旦设计了弱休眠晶体管和主休眠晶体管，并确定了双菊花链的分布，就需要确定主链开启的阈值。较低的阈值会使主链更早开启，但代价是峰值电流较高。然后根据峰值电流约束确定最佳阈值。

14.5.5 基于缓冲延迟的主链开启控制

一种简单的控制主header开关开启阈值的方法是通过弱链控制将设计滴流充电到所需阈值的时间，在实际的功率门控设计中，涓流电荷由缓冲链控制，缓冲链依次导通弱晶体管，从而由缓冲链延迟来确定涓流充电时间。

基于缓冲延迟的主链开启控制的缺点是缓冲链延迟随链中休眠晶体管的数量而变化，这与设计有关。此外，延迟对设计中的PVT变化非常敏感。然而，这种方式的开销成本最低，因为延迟是免费的：它是缓冲链的产物，作为菊花链一部分无论如何都需要缓冲链。

14.5.6 可编程主链开启控制

该问题的一种解决方案是添加可编程延迟元件(通常是计数器)来控制打开主链的时间。可以针对在打开主链之前将设计涓流充电到所需阈值所需的特定延迟对计数器进行编程。

该方法的主要优点是能够确定不同PVT条件下主链的最佳开启时间。

为了减小计数器的尺寸，计数器可以在弱菊花链中的所有休眠晶体管导通后开始计数，而不是在唤醒开始时开始计数。我们可以使用弱菊花链末端的休眠信号作为计数器的开始信号。这显著地缩短了计数周期，从而减小了计数器的尺寸。

该计数器既可由软件编程，也可由硬件编程，前者对各种设计和应用环境具有灵活性和可调性，后者的优点是不需要在应用软件中添加特定于硬件的代码。

主链开启时间的程序分辨率由计数器时钟速度决定；最小延迟增量受计数器时钟周期时间的限制。如果该时钟不能提供足够的分辨率，我们可以实现除计数器之外的微调可编程延迟元件。这种微调可编程延迟元件的一个例子是具有多路复用器的简单延迟缓冲器链，该多路复用器用于选择不同的缓冲段，从而选择不同的延迟。

14.5.7 减少断电延迟

与通电不同，在断电期间，我们希望快速切断电源，以尽快消除泄漏电流。这可以通过在休眠晶体管控制中添加一个或门来实现，如图14-13所示。

然而，将OR门添加到每个休眠晶体管并跨芯片布线将导致相当大的面积和布线资源损失。一个好的折衷方案是将该方法应用于每个休眠晶体管链段，即对于一列中的每个短菊花链休眠晶体管应用一个或门，以同时打开所有链段而不是所有休眠晶体管。

14.5.8 电源开关控制建议

• 对于大功率门控设计，双菊花链分布比单链分布更可取，因为它提供了更好的过冲电流控制。
• 为了确定弱休眠晶体管的大小，我们建议在小的评估电路上运行SPICE以获得初始大小，然后在良好尺寸的评估电路上运行SPICE来验证大小。这有助于对评估设计进行布局，将其下推到晶体管级视图，提取电源和信号网络上的RC，并生成带有RC注释的SPICE层级。对于大型设计，建议使用替代分析工具，如NanoSim，它们能够比SPICE更高效地模拟大型设计。
• 在满足过冲电流约束的情况下，并联短主链路的唤醒时延往往比单主链结构小，但如果唤醒过冲电流约束较紧，则VDD开启阈值为95%的单链主header分布是一个安全的选择。
• 涓流充电弱开关单元应配置为多个平行的菊花链，以均匀地对整个设计进行涓流充电，从而减少可能的crowbar电流。
• 菊花链中的控制信号缓冲器应由一对内置在开关单元中的反相器来实现，通过具有长栅极实现的反相器来减少泄漏和增加传播延迟，以帮助满足菊花链的时序目标。
• 对于主链接通控制，建议使用可编程延迟方法，因为它能够获得满足过冲电流限制和唤醒延迟要求的最佳接通时间。
• 我们建议关闭一些短链，而不是一次关闭所有休眠晶体管；这种方法会导致较低的di/dt以及较小的面积和布线损失。
• 我们建议在关闭休眠晶体管之前停止时钟，以使所有开关活动停止。这最大限度地减少了设计中的动态电流以及休眠晶体管关断时产生的di/dt。

14.6 实现双菊花链休眠晶体管的示例

双菊花链休眠晶体管实现的一个例子是在SALT芯片上使用的那个，如图14-14所示。

在这个例子中，弱（“启动器”）链和主链中的休眠晶体管被放置在以相同间距交错的列中。弱休眠晶体管的列链段串联连接以形成用于顺序涓流充电设计的长菊花链。然而，主休眠晶体管的列链段是并联连接的。结果，这些列链可以同时接通，以将VVDD从90%VDD充电到100%VDD的充电时间减少。每个列链段中的主休眠晶体管被配置为菊花链，并按顺序导通以减少过冲电流。