视频讲解

实验过程

本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波
同时可以根据输出的方波检测clk的频率，以及双clk的相位关系，如下为verilog代码

`timescale 1ns / 1ns

module test(clk,ledout,pinout);

input    clk;
output [3:0] ledout;
reg [3:0]  ledout;
output [2:0] pinout;

pll    pll1_inst (
    .areset ( 1'b0 ),
    .inclk0 ( clk ),
    .c0 ( c0 ),
    .c1 ( c1 )
    );

wire c0;
wire c1;

reg state1;
reg state2;

initial begin
state1 = 0;
state2 = 1;
end

//根据输出的双边沿，输出方波
always@(posedge c1) begin
    state1 <= ~state1;
end

always@(negedge c1) begin
    state2 <= ~state2;
end

assign pinout[1] = (state2 | state1) ? 1:0; 

//根据输入的双边沿，输出方波
assign pinout[0] = clk? 0:1;

endmodule

使用GPIO为，PB12合PB13，下图为示波器抓取的波形