---

一、问题描述

本次我们实现一个简单的组合逻辑输出。
z = (x^y) & x

模块声明：
module top_module (input x, input y, output z);

---

二、verilog源码

module top_module (input x, input y, output z);

    assign z = (x ^ y) & x;
    
endmodule

---

三、仿真结果

---

转载请注明出处！