一、问题描述

本次我们根据仿真波形图反向设计一个电路。波形如下图：

根据波形，我们可以得到真值表：
x y z
0 0 1
0 1 0
1 0 0
1 1 1

逻辑表达式可以写成以下积之和形式：
z = (!x&!y) | (x&y);

二、verilog源码

module top_module ( input x, input y, output z );
    
    assign z