专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

要实现8bit数据至12bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。8bit数据至12bit数据，相当于1.5个输入数据拼接成一个输出数据，出于对资源的节省以及时序要求，采用1个8bit的寄存器（data_lock）进行数据缓存。

根据时序图，数据是在第二个数据到来之后输出，当仅有一个数据到来时，不产生输出，所以内部设计一个计数器（valid_cnt），用来指示数据接收状态。当检测到valid_in拉高时，valid_cnt加1，valid_cnt在0-2之间循环，valid_cnt复位值是0。当valid_cnt是1或2，且valid_in为高时，输出数据，valid_out拉高。

`timescale 1ns/1ns

module width_8to12(
	input 				   clk 		,   
	input 			      rst_n		,
	input				      valid_in	,
	input	[7:0]			   data_in	,
 
 	output  reg			   valid_out,
	output  reg [11:0]   data_out
);
	reg [7:0] data_lock ; 
	reg [1:0] valid_cnt ; 

	always @ (posedge clk or negedge rst_n) begin
		if (~rst_n) data_lock <= 'd0 ; 
		else if (valid_in) data_lock <= data_in ; 
	end

	always @ (posedge clk or negedge rst_n) begin 
		if (~rst_n) valid_cnt <= 'd0 ; 
		else if (valid_in) 
			if (valid_cnt == 2'd2) valid_cnt <= 'd0 ; 
			else valid_cnt <= valid_cnt + 1'd1 ; 
	end

	always @ (posedge clk or negedge rst_n) begin 
		if (~rst_n) valid_out <= 'd0 ; 
		else if (valid_in && (valid_cnt == 2'd1 || valid_cnt == 2'd2)) valid_out <= 1'd1 ; 
		else valid_out <= 'd0 ;
	end

	always @ (posedge clk or negedge rst_n) begin 
		if (~rst_n) data_out <= 'd0 ; 
		else if (valid_in && valid_cnt == 2'd1) 
			data_out <= {data_lock, data_in[7:4]} ;
		else if (valid_in && valid_cnt == 2'd2) 
			data_out <= {data_lock[3:0], data_in} ; 
	end

endmodule