Xilinx的原语分为10类，包括：计算组件，IO端口组件，寄存器/锁存器，时钟组件，处理器组件，移位寄存器，配置和检测组件，RAM/ROM组件，Slice/CLB组件，G-tranceiver。
我们可以在vivado的 language template中查看相关提示：
不同的原语直接搜索就可以找到模板，这里以oddr为例
常见的xilinx primitives
BUFG：全局缓冲，BUFG的输出到达FPGA内部的IOB、CLB、块RAM的时钟延迟和抖动最小。
BUFIO：BUFIO是IO时钟网络，其独立于全局时钟资源，适合采集源同步数据。它只能驱动IO Block里面的逻辑，不能驱动CLB里面的LUT，REG等逻辑。
BUFR是本地I/O时钟、逻辑缓冲器，BUFR和BUFIO都是将驱动时钟引入某一时钟区域的专用时钟网络，而独立于全局时钟网络；不同的是，BUFR不仅可以跨越不同的时钟区域（最多3个），还能够驱动I/O逻辑以及自身或邻近时钟区域的逻辑资源。BUFIO的输出和本地内部互联都能驱动BUFR组件。此外，BUFR能完成输入时钟1～8的整数分频。因此，BUFR是同步设计中实现跨时钟域以及串并转换的最佳方式。
IBUFDS,用于将差分输入信号转化成标准单端信号，且可加入可选延迟。在IBUFDS原语中，输入信号为I、IB，一个为主，一个为从，二者相位相反。
IDDR：在7系列设备的ILOGIC block中有专属的registers来实现input double-data-rate(IDDR) registers，将输入的上下边沿DDR信号，转换成两位单边沿SDR信号。
ODDR：通过ODDR把两路单端的数据合并到一路上输出，上下沿同时输出数据，上升沿输出a路，下降沿输出b路；如果两路输入信号一路固定为1，另外一路固定为0，那么输出的信号实际上是时钟信号。
IDELAYE2：IO延时原语，用于在信号通过引脚进入芯片内部之前，进行延时调节，一般高速端口信号由于走线延时等原因，需要通过IDELAYE2原语对数据做微调。
IDELAYCTRL：IDELAYCTRL和IDELAYE2一般同时使用，IDELAYCTRL对IDELAYE2延时进行校准。
OSERDESE2:是一种专用的并-串转换器，每个OSERDESE2模块都包括一个专用串行化程序用于数据和3状态控制。数据和3状态序列化程序都可以工作在SDR和DDR模式。数据串行化的位宽可以达到8:1（如果使用原语模块级联，则可以到10:1和14:1）。3状态序列化最高可达14:1，有一个专用的DDR3模式可用于支持高速内存应用程序。
注意:不同厂商、不同器件的原语往往不能通用。当编译器对我们的HDL代码进行编译时，其中间环节的一些输出往往就是由原语组成的逻辑网表。因此，原语往往是不参与综合过程的，而使用原语描述的逻辑往往也不会被综合工具所优化。
