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pcie的设计中有这样一条要求，所有但phy/tx*_clk pin的clock skew要小于skew要求。

这里提供一下实现方法，如果你有更好的办法可以在评论区留言或者私信我。

1）这里设计多个clock，但目标sink 只有四个，分析以后发现在sink点前有一串的mux组合，用来区分不同的clock。

2）如果每个clock都单独分析，去垫ckbuf那太耗时间了，这里直接在tx*_clk前垫buf，当大部分clock skew满足约束再进行下一步。

3）此时只有少数clock skew不满足要求，可以在每个sink连接的最后一级mux的输入pin上插buffer，也可以把剩余的clock 对应短的需要垫长的clock path整理在一起，分析clock path上的common point，在这里垫buffer。