【FPGA-Spirit_V2】小精灵V2开发板初使用

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🎉 小精灵V2开发板初使用-实例目录

  • 一、开发板介绍
    • 🥝开发板详细介绍
    • 🥝开发板展示
  • 二、基本使用
    • 🍍LED操作
    • 🍍数码管显示
    • 🍍LCD显示
    • 🍍蜂鸣器驱动

遇见未来

一、开发板介绍

该系列文章只是作为学习记录，并无其余用途。所发文章内容是经过自己本身操作和记录整理得来。
本篇文章主要记录小精灵V2（Spirit_V2）开发板初使用过程。

【小月电子】大佬博客链接：Moon_3181961725
【FPGA】Altera Cyclone IV EP4CE6入门系统板购买链接：EP4CE6

🥝开发板详细介绍

小精灵V2（Spirit_V2）:

Spirit_V2：Altera Cyclone IV EP4CE6

部位对应参数
管脚数144个
I/O管脚电压3.3V
内核电压1.2V
配置芯片EPCS4
时钟源50M

外围器件：
①按键模块
②发光二极管（LED）模块
③有源蜂鸣器
④六位数码管-共阴极数码管
⑤12864/1602液晶接口
其余扩展接口
kfb

🥝开发板展示

开发板+下载器+电源线：
12

注意： 需要在断电的情况下才能插拔下载器，否则容易引起芯片损坏。

二、基本使用

🍍LED操作

LED1
LED2
LED闪烁：

module led_flash(
	Clk50M,
	Rst_n,
	leds
);
	
	input Clk50M;
	input Rst_n;
	output reg [7:0]leds;
	reg [29:0]cnt;
	
	//定时器的设定
	always@(posedge Clk50M or negedge Rst_n)
		if(!Rst_n)
			cnt <= 30'd0;
		else if(cnt == 29'd49_999_999)
			cnt <= 30'd0;
		else 
			cnt <= cnt + 1'b1;
	
	//leds的控制
	always@(posedge Clk50M or negedge Rst_n)
		if(!Rst_n)
			leds <= 8'b11111110;
		else if(cnt == 29'd49_999_999)
			leds <= {leds[6:0],leds[7]};
		else 
			leds <= leds;
		
endmodule

🍍数码管显示

数码管静态显示：
SMG1
数码管静态显示：

module smg_1(
	smg_bit,
	smg_seg
);
	output [5:0]smg_bit;
	output [7:0]smg_seg;

	assign smg_bit = 6'b111110;
	assign smg_seg = 8'hb0;

endmodule

数码管动态扫描：
SMG2
最简单的方式实现数码管动态扫描：

module smg_D(
	Clk50M,
	Rst_n,
	sm_bit,
	sm_seg
);

	input Clk50M;
	input Rst_n;
	
	output reg [5:0]sm_bit;
	output reg [7:0]sm_seg;
	
	reg [24:0]cnt;

	always@(posedge Clk50M or negedge Rst_n)
		if(!Rst_n)
			cnt <= 25'd0;
		else if(cnt == 25'd250_000)
			cnt <= 25'd0;
		else
			cnt <= cnt + 1'b1;

	//数码管动态扫描显示部分
	always @(posedge Clk50M)   					
	begin
		case(cnt[15:13])					//选择扫描显示数据
			3'd0:begin 
					sm_bit <= 6'b111110;	//选择第1个数码管显示
					sm_seg <= 8'hf9;		//显示1
					end
			3'd1:begin 
					sm_bit <= 6'b111101;	//选择第2个数码管显示
					sm_seg <= 8'ha4;		//显示2
					end 
			3'd2:begin 
					sm_bit <= 6'b111011;	//选择第3个数码管显示
					sm_seg <= 8'hb0;		//显示3
					end 
			3'd3:begin 
					sm_bit <= 6'b110111;	//选择第4个数码管显示
					sm_seg <= 8'h99;		//显示4
					end
			3'd4:begin 
					sm_bit <= 6'b101111;	//选择第5个数码管显示
					sm_seg <= 8'h92;		//显示5
					end 
			3'd5:begin 
					sm_bit <= 6'b011111;	//选择第6个数码管显示
					sm_seg <= 8'h82;		//显示6
					end
			default:sm_bit <= 6'b111111;	//不显示
		endcase	
	end
	
endmodule

🍍LCD显示

LCD
LCD显示模块例程：

///
//QQ:3181961725
//TEL:13540738439
//作者：Mr Wang
//模块介绍：LCD1602显示驱动
///
module LCD ( 
	input 					clk		,//系统时钟输入50M
	input						rst_n	,//复位，低电平有效
 	output 	reg	[7:0] dat		,//LCD的8位数据口
 	output  	reg			rs		,//数据命令选择信号，高电平表示数据，低电平表示命令
 	output					rw		,//读写标志，高电平表示读，低电平表示写，该程序我们只对液晶屏进行写操作
 	output					en		//LCD的控制脚
 );
	 reg	[15:0]	counter	; 
	 reg 	[ 5:0] 	current	; 
	 reg 				clkr	; 
	 reg				e		;
	 //定义了LCD状态机需要的状态。
	 parameter  set0 =6'd0; 
	 parameter  set1 =6'd1; 
	 parameter  set2 =6'd2; 
	 parameter  set3 =6'd3; 
	 parameter  set4 =6'd4;   
	 parameter  dat0 =6'd5; 
	 parameter  dat1 =6'd6; 
	 parameter  dat2 =6'd7; 
	 parameter  dat3 =6'd8; 
	 parameter  dat4 =6'd9; 
	 parameter  dat5 =6'd10;
	 parameter  dat6 =6'd11; 
	 parameter  dat7 =6'd12; 
	 parameter  dat8 =6'd13; 
	 parameter  dat9 =6'd14;
	 parameter  dat10=6'd15; 
	 parameter  dat11=6'd16;
	 parameter	dat12=6'd17;  
	 parameter	dat13=6'd18; 
	 parameter	dat14=6'd19; 
	 parameter	dat15=6'd20; 
	 parameter  fini=6'hF1; 
	 
	always @(posedge clk or negedge rst_n)         //da de data_w1 zhong pinlv 
	 begin 
		if(!rst_n)
			begin
				counter<=0;
				clkr<=0;
			end
		else
			begin
				counter<=counter+1; 
				if(counter==16'h000f)  
					clkr=~clkr; 
				else
					;
			end
	end 
	
	always @(posedge clkr or negedge rst_n) 
	begin 
		if(!rst_n)
			begin
				current<=set0;
				dat<=0;
				rs<=0;
				e<=1;
			end
		else
			begin
				case(current) 
				set0:   begin  e<=0;rs<=0; dat<=8'h38; 	current<=set1; 		end //*设置8位格式,2行,5*7*
				set1:   begin  e<=0;rs<=0; dat<=8'h0C; 	current<=set2; 		end //*整体显示,关光标,不闪烁*/  
				set2:   begin  e<=0;rs<=0; dat<=8'h06; 	current<=set3; 		end //*设定输入方式,增量不移位*/  
				set3:   begin  e<=0;rs<=0; dat<=8'h01; 	current<=set4; 		end //*清除显示*/   
				set4:   begin  e<=0;rs<=0; dat<=8'h00; 	current<=dat0; 		end //设置显示第一行
				dat0:   begin  e<=0;rs<=1; dat<="H"; 	current<=dat1; 		end    
				dat1:   begin  e<=0;rs<=1; dat<="E"; 	current<=dat2; 		end 
				dat2:   begin  e<=0;rs<=1; dat<="L"; 	current<=dat3; 		end 
				dat3:   begin  e<=0;rs<=1; dat<="L";	current<=dat4; 		end 
				dat4:   begin  e<=0;rs<=1; dat<="O"; 	current<=dat5; 		end 
				dat5:   begin  e<=0;rs<=1; dat<=" "; 	current<=dat6; 		end 
				dat6:   begin  e<=0;rs<=1; dat<="F"; 	current<=dat7; 		end 
				dat7:   begin  e<=0;rs<=1; dat<="P";	current<=dat8; 		end 
				dat8:   begin  e<=0;rs<=1; dat<="G"; 	current<=dat9; 		end 
				dat9:   begin  e<=0;rs<=1; dat<="A";	current<=dat10 ; 	end 
				dat10:  begin  e<=0;rs<=1; dat<="!"; 	current<=dat11; 	end 
				dat11:  begin  e<=0;rs<=1; dat<="1"; 	current<=dat12; 	end 
				dat12:  begin  e<=0;rs<=1; dat<="2"; 	current<=dat13; 	end 
				dat13:  begin  e<=0;rs<=1; dat<="3"; 	current<=dat14; 	end 
				dat14:  begin  e<=0;rs<=1; dat<="4"; 	current<=dat15; 	end 
				dat15:  begin  e<=0;rs<=1; dat<="5"; 	current<=fini; 		end 
				fini:   begin  e<=1;rs<=0; dat<=8'h00;       				end
				default:   current<=set0; 
				endcase 
			end
	 end 
	 
	assign en=clkr|e; 
	assign rw=0; 
	
endmodule

🍍蜂鸣器驱动

【FPGA】Spirit_V2驱动有源蜂鸣器

最简单的方式驱动板载有源蜂鸣器：

module beep ( 
	key,
	beep
 );
 	input key；
	output beep；
	
	assign beep = key?1'b1:1'b0;

endmodule

csdn

🧸结尾

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